주변 회로 영역의 불순물 영역들에 대한 열적 부담을완화시키는 반도체 소자의 제조 방법 document_id A220623055487

일반적으로, 반도체 메모리 소자들은 셀 어레이 영역(cell array region)과 주변 회로 영역으로 분리될 수 있다. 상기 셀 어레이 영역은 다수의 셀들을 포함하며, 정보를 저장하는 영역이다. 반면에, 상기 주변 회로 영역은 상기 반도체 메모리 소자에서 상기 셀 어레이 영역을 제외한 모든 영역을 지칭하며, 상기 셀들을 구동시키기 위한 신호를 인가시키거나 상기 셀들에 저장된 정보를 판독하기 위한 영역들이다. 이러한 셀 어레이 영역 및 주변 회로 영역은 각각 다수의 트랜지스터, 이들을 전기적으로 연결시키는 배선들 및 이들을 서로 전기적으로 절연시키는 층간절연막들을 구비한다. 최근에, 상기 반도체 소자의 고집적화 경향에 따라, 상기 셀 어레이 영역 및 상기 주변 회로 영역을 하나의 칩에 함께 형성된다. 아울러, 반도체 소자의 집적도를 증가시키기 위해, 상기 셀 어레이 영역 뿐만 아니라 상기 주변 회로 영역에서도 스케일 다운(scale down)이 부각되고 있으며, 이를 위해 모든 영역에서 상기 트랜지스터들, 상기 배선들 및 상기 층간절연막들은 수직적으로 적층되도록 형성될 수 있다. 그 결과, 상부 레벨에서 상기 반도체 메모리 소자들의 제조 공정, 예를 들면, 고온으로 수행되는 공정이 진행되는 동안에, 하부 레벨에 형성된 상기 트랜지스터들, 상기 배선들 및 상기 층간절연막들의 전기적 특성이 열화될 수 있다. 도 1a 및 도 1b는 종래의 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 각각의 도면에 있어서, 참조부호 "C"로 표시된 영역은 상기 반도체 소자의 셀 어레이 영역이고, 참조부호들 "NM" 및 "PM"로 표시된 영역들은 각각 상기 반도체 소자의 주변 엔모스 영역(NMOS) 및 주변 피모스(PMOS) 영역이다. 도 1a를 참조하면, 셀 어레이 영역(C),주변 엔모스 영역(NM) 및 주변 피모스 영역(PM)으로 구분된 반도체 기판(10) 내에 소자분리막(14)을 형성하여 활성영역들(12c, 12a, 12b)을 한정한다. 그 결과, 상기 셀 어레이 영역(C), 상기 주변 엔모스 영역(NM), 및 상기 주변 피모스 영역(PM) 내에 각각 셀 활성영역(12c), 주변 엔모스 활성영역(12a) 및 주변 피모스 활성영역(12b)이 형성된다. 상기 셀 활성영역(12c), 상기 주변 엔모스 활성영역(12a) 및 상기 주변 피모스 활성영역(12b)을 각각 가로지르는 셀 게이트 패턴(26c), 주변 엔모스 게이트 패턴(26a) 및 주변 피모스 게이트 패턴(26b)을 형성한다. 상기 셀 게이트 패턴(26c)은 차례로 적층된 셀 게이트 절연막(20c), 셀 게이트 전극(22c) 및 셀 캐핑막 패턴(24c)으로 구성된다. 상기 셀 게이트 전극(22c)은 폴리실리콘막 또는 폴리사이드(polycide)로 구성될 수 있다. 상기 주변 엔모스 게이트 패턴(26a)은 차례로 적층된 주변 엔모스 게이트 절연막(20a), 주변 엔모스 게이트 전극(22a) 및 주변 엔모스 캐핑막 패턴(24a)으로 구성된다. 상기 주변 엔모스 게이트 전극(22a)은 차례로 적층된 폴리실리콘막 또는 폴리사이드로 구성될 수 있다. 이와 마찬가지로, 상기 주변 피모스 게이트 패턴(26b)은 차례로 적층된 주변 피모스 게이트 절연막(20b), 주변 피모스 게이트 전극(22b) 및 주변 앤모스 캐핑막 패턴(24b)으로 구성된다. 상기 주변 피모스 게이트 전극(22b)은 차례로 적층된 폴리실리콘막 또는 폴리사이드(polycide)로 구성될 수 있다. 상기 셀 게이트 패턴들(26c)을 이온 주입 마스크로 사용하여 상기 셀 활성영역(12c)에 선택적으로 셀 저농도 영역들(29c)을 형성한다. 상기 셀 어레이 영역(C)의 상기 반도체 기판(10)이 p형으로 도핑된 경우에, 상기 셀 저농도 영역들(29c)은 n형 불순물 이온들로 도핑될 수 있다. 이어서, 상기 주변 엔모스 게이트 패턴(26a) 및 상기 주변 피모스 게이트 패턴(26b)을 이온 주입 마스크들로 사용하여 상기 주변 엔모스 영역(NM) 및 상기 주변 피모스 영역(PM)에 각각 n형 불순물 이온들 및 p형 불순물 이온들을 선택적으로 주입한다. 이에 따라, 상기 주변 엔모스 게이트 패턴(26a)의 측벽 및 상기 주변 피모스 게이트 패턴(26b)의 측벽들에 각각 엔모스 저농도 영역들(29a) 및 피모스 저농도 영역들(29b)이 정렬된다. 계속해서, 상기 셀 게이트 패턴(26c), 상기 주변 엔모스 게이트 패턴(26a) 및 상기 피모스 게이트 패턴(26b)의 측벽들을 각각 덮는 셀 게이트 스페이서들(28c), 주변 엔모스 게이트 스페이서들(28a) 및 주변 피모스 게이트 스페이서들(28b)을 형성할 수 있다. 상기 게이트 스페이서들(28c, 28a, 28b)은 질화막으로 형성할 수 있다. 상기 셀 게이트 패턴들(26c) 및 상기 셀 게이트 스페이서들(28c)을 이온 주입 마스크로 사용하여 상기 셀 게이트 스페이서들(28c)의 측벽들에 정렬되는 셀 고농도 영역들(30c)을 형성한다. 이 경우에, 상기 셀 저농도 영역들(29c)은 상기 셀 게이트 스페이서(28c)의 두께만큼 잔존한다. 그 결과, 상기 셀 저농도 영역들(29c) 및 상기 셀 고농도 영역들(30c)로 구성되는 셀 불순물 영역들(32c)이 형성된다. 아울러, 상기 셀 고농도 영역들(30c)의 제조 과정과 실질적으로 동일한 방법을 사용하여 상기 주변 엔모스 게이트 스페이서들(28a) 및 상기 주변 피모스 게이트 스페이서들(28b)의 측벽들에 각각 정렬되는 엔모스 고농도 영역들(30a) 및 피모스 고농도 영역들(30b)을 형성한다. 이 경우에도, 상기 엔모스 및 피모스 고농도 영역들(30a, 30b)은 상기 주변 게이트 스페이서들(28a, 28b)의 두께만큼 잔존한다. 그 결과, 상기 엔모스 저농도 영역들(29a) 및 상기 엔모스 고농도 영역들(30a)로 구성되는 엔모스 불순물 영역들(32a)이 형성됨과 아울러서, 상기 피모스 저농도 영역들(29b) 및 상기 피모스 고농도 영역들(30b)로 구성되는 피모스 불순물 영역들(32b)이 형성된다. 도 1b를 참조하면, 상기 게이트 패턴들(28c, 28a, 28b)을 갖는 반도체 기판(10) 상에 전면적으로 층간절연막(40)을 형성한다. 상기 층간절연막(40)은 갭필(gap-fill) 특성 및 평탄화 특성이 우수한 실리콘 산화막으로 형성될 수 있으며, 예를 들면, BPSG(Boron Phosphorous Silicate Glass)막으로 형성될 수 있다. 이 경우에, 상기 BPSG막은 화학기상증착법(chemical vapor deposition; CVD)을 이용하여 형성된 후, 700℃ 내지 850℃의 높은 온도로 재유동(reflow)시켜 평탄화된다. 상기 층간절연막(40)을 선택적으로 패터닝하여 상기 셀 어레이 영역(C)의 상기 셀 불순물 영역들(32c)을 노출시키는 셀 콘택홀들을 형성한다. 다음으로, 상기 콘택홀들 내에 폴리실리콘막을 매립하여 상기 셀 불순물 영역들(32c)과 전기적으로 접속되는 랜딩 패드들(42)을 형성한다. 이 경우에, 상기 폴리실리콘막은 불순물로 도핑되어 있으며, 예를 들어, 상기 셀 불순물 영역들(32c)이 n형으로 도핑된 경우에, 상기 폴리실리콘막은 n형 불순물로 주입될 수 있다. 아울러, 상기 랜딩 패드들(42)의 도전성을 향상시키기 위해 800℃ 내지 900℃의 온도로 열처리할 수 있다. 종래 방법에 따르면, 상기 주변 불순물 영역들(32a, 32b)을 형성한 후에, 상기 BPSG막(40)에 대한 리플로우 공정 및 상기 랜딩 패드들(42)에 대한 열처리 공정을 진행하는 경우에, 상기 공정들이 고온으로 진행되므로 상기 주변 불순물 영역들(32a, 32b)이 열적 부담(thermal budget)을 받는다. 그 결과, 상기 주변 불순물 영역들(30a, 30b)이 상기 반도체 기판(10) 내로 확산되어, 이온 주입되어 형성된 유효 채널 길이(effective channel length; W1)보다 작은 감소된 유효 채널 길이(W2)를 갖는다. 즉, 단채널 효과(short channel effect)가 발생된다. 상술한 바와 같이, 상기 주변 회로 영역에서도 스케일 다운이 요구되어지므로, 주변 트랜지스터들의 단채널 효과는 상기 반도체 소자의 특성을 더욱 저하시키는 원인으로 작용할 수 있다. 예를 들어, 상기 주변 트랜지스터들에서 문턱 전압들 사이의 편차가 증가되거나, 상기 주변 불순물 영역들(32a, 32b)의 면저항(sheet resistance)이 증가될 수 있다. 이를 방지하고자, 상기 리플로우 공정 또는 상기 열처리 공정에서 진행되는 온도를 낮추는 경우에, 상기 층간절연막(40)은 불량한 모폴로지(morphology)를 가질 수 있어 반도체 제조 공정의 수율(yield)을 저하시킬 수 있다. 아울러, 상기 랜딩 패드들(42)과 상기 셀 불순물 영역들(30c) 사이의 콘택 저항이 증가되어 상기 반도체 메모리 소자의 특성이 열화될 수 있다. 이에 따라, 고온으로 요구되는 공정의 온도를 적절하게 조절함과 아울러서 단채널 효과를 억제하는 조건을 충족하는 반도체 제조 공정이 요구되어진다. 한편, 반도체 메모리 소자의 제조 방법이 미국공개특허 제2003/139027호에 "반도체 집적 회로 소자 및 그 제조 방법(semiconductor integrated circuit device and a method of manufacturing the same)"이라는 제목으로 이케다 등(Ikeda et al.)에 의해 개시된 바 있다. 이케다 등에 따르면, 상술한 종래 방법과 마찬가지로, 주변 회로 영역의 주변 불순물 영역들을 형성한 후에, 층간절연막 및 랜딩 패드들을 형성한다. 따라서, 주변 트랜지스터에서 단채널 효과가 유발되어, 반도체 소자의 전기적 특성이 열화될 수 있다.