반도체 소자의 제조 방법 document_id A220623056486

디자인 룰(Design Rule)이 감소함에 따라 현재 개구수(NA, numerical aperture) 1.35 이하인 ArF 이머전(Immersion) 노광 장비의 한계상 통상적인 1회의 노광으로는 40 ㎚ 이하의 라인/스페이스(Line/Space) 패턴을 형성할 수 없다. HIF (High Index Fluid) 물질을 사용하여 지금보다 높은 개구수(Hyper NA)를 사용한다 하더라도 30 ㎚ 이하의 라인/스페이스 패턴을 형성할 수 없으며, 이를 위해서는 EUV (Extreme Ultra Violet) 파장의 노광원을 사용해야 하나, 노광원의 파워, 장비 및 레지스트의 발달이 미약하여 이를 적용하는 것은 아직은 요원한 실정이다. 이에 따라, 리소그래피 공정에서 높은 개구수의 ArF 공정과 EUV 공정이 성숙되기 전의 연구개발 단계에서, 종래의 장비 및 기술로 k1 팩터(factor)를 낮추어 해상도를 향상시킬 수 있는 이중 패터닝 기술(DPT, Double Patterning Technology)에 대한 연구가 활발히 진행되고 있으며, EUV 파장을 이용하는 공정의 개발이 늦어짐에 따라 이중 패터닝 기술이 양산에 적용될 가능성도 배제할 수 없는 상태이다. DPT 공정은 패턴 주기의 2배의 주기를 갖는 패턴을 노광하고 식각한 후 그 사이 사이에 이와 동일하게 패턴 주기의 2배 주기를 갖는 2번째 패턴을 노광하고 식각하는 DE2T (Double Expose Etch Technology) 공정과, 스페이서(Spacer)를 이용하는 SPT (Spacer Patterning Technology) 공정으로 나눌 수 있다. 상기 DE2T 공정은 네거티브 톤(Negative Tone)과 포지티브 톤(Positive Tone)의 공정으로 각기 형성될 수 있는데, 네거티브 톤의 DE2T 공정은 첫번째 마스크 공정에서 형성된 패턴을 두번째 마스크 공정에서 없애 원하는 패턴을 형성시키는 방법이고, 포지티브 톤의 DE2T 공정은 첫번째 마스크 공정과 두번째 마스크 공정에서 형성된 패턴을 합쳐서 원하는 패턴을 형성하는 방법이다. 그러나, DE2T 공정은 첫번째 마스크 공정과 식각 공정을 끝마친 후에 두번째 마스크 공정과 식각 공정을 함으로써 원하는 해상도를 얻을 수 있기는 하지만, 추가 공정 수가 많아져서 공정이 복잡해지고, 통상 오버레이(Overlay)라 부르는 첫번째 마스크 공정과 두번째 마스크 공정에서 얻은 패턴의 배열 불일치(Miss align)가 일어날 수 있다는 단점이 있다. SPT 공정 또한 포지티브 및 네거티브 톤으로 형성될 수 있는데, SPT 공정은 셀 영역의 패터닝을 위해 마스크 공정이 한 번만 진행되면 되므로 배열 불일치의 단점을 없앨 수 있다는 장점이 있기는 하지만, 콘택(Contact)과 연결되기 위해 형성되어야 하는 패드(Pad) 패턴을 형성하기 위한 패드 마스크 및 스페이서의 형성으로 인해 야기되는 라인 끝단 영역의 스페이서 부분을 분리하기 위한 컷팅 마스크(Cutting Mask) 공정이 추가적으로 필요하며, 스페이서 물질 형성시의 증착 균일도와 소뿔 모양의 비대칭적인 스페이서에서 비롯되는 CD (critical dimension) 조절이 용이하지 않아 CD의 균일도가 문제가 될 수 있다. 이하, 도면을 참조하여 종래 포지티브 SPT 공정에 대해 설명한다. 도 1a를 참조하면, 낸드 플래쉬 메모리(Nand Flash Memory)의 콘트롤 게이트(CGT, Control Gate) 제조 공정에 있어서, ISO 형성 뒤에 ONO 유전막/게이트 폴리/ W/캡핑(Capping) SiON/HM TEOS(110)를 형성한 후(도면에서는 HM TEOS부터 표시되어 있음), SPT 공정을 위해 제1 비정질 탄소층(120)/제1 SiON(130)/폴리 실리콘(140)/제2 비정질 탄소층(150)/제2 SiON(160)의 순으로 순차적으로 형성하고, 그 상부에 하부 반사방지막(170) 및 소정의 포토레지스트 패턴(180)을 형성한다. 도 1b를 참조하면, 상기 포토레지스트 패턴(180)을 마스크로 하부 반사방지막을 식각하여 반사방지막 패턴(미도시)을 형성하고, 반사방지막 패턴을 마스크로 SiON을 식각하여 SiON 패턴(미도시)을 형성한 후, SiON 패턴을 마스크로 제2 비정질 탄소층(150)을 식각하여 소정의 제2 비정질 탄소층 패턴(150'')을 형성한다. 도 1c 및 도 1d를 참조하면, 상기 제2 비정질 탄소층 패턴(150'')을 포함하는 전면에 스페이서 질화막(190)을 형성한 후, 상기 스페이서 질화막(190)의 상부를 식각한다. 도 1e 내지 도 1g를 참조하면, 제2 비정질 탄소층 패턴(150'')을 제거한 후, 컷팅 마스크 공정으로 스페이서 질화막 패턴(190'')을 형성하고, 상기 스페이서 질화막 패턴(190'')을 마스크로 하부 폴리 실리콘(140)을 식각하여 폴리 실리콘 패턴(140'')을 형성한다. 도 1h 및 도 1i를 참조하면, 패드 마스크(미도시)를 이용하여 제어 게이트의 패드를 형성하고, 폴리 실리콘 패턴(140'')을 마스크로 하부 제1 SiON(130)을 식각하여 제1 SiON 패턴(130'')을 형성한 후, 상기 SiON 패턴(130'')을 마스크로 제1 비정질 탄소층(120)을 식각하여 제1 비정질 탄소층 패턴(120'')을 형성한다. 도 1j 및 도 1k를 참조하면, 제1 비정질 탄소층 패턴(120'')을 마스크로 HM TEOS(110)을 식각하여 HM TEOS 패턴(110'')을 형성한 후, 제1 비정질 탄소층 패턴(120'')을 제거한다. 이와 같은 종래 포지티브 SPT 공정에서는, 스페이서 질화막 패턴(190'')과 제1 SiON(130)이 모두 질화막 계열의 물질로 형성되어 있기 때문에, 인산과 같은 산을 이용하여 스페이서 질화막 패턴(190'')을 제거하게 되면 제1 SiON(130)도 함께 제거되어 버리게 되므로, 산을 이용하여 스페이서 질화막 패턴(190'')을 제거할 수 없게 된다(도 1g 참조). 따라서, 높은 질화막 스페이서 패턴(190'')을 가지게 되며, 이로부터 ①소뿔 형태의 스페이서 모양이 하부 층에 전사되고, ②패드나 컷팅 마스크 공정시 스페이서 사이에 반사방지막이나 포토레지스트 물질이 스컴(Scum)으로 남아 브릿지(Bridge)를 유발하게 되는 문제점이 있었다.