수직 채널 트랜지스터 및 이의 제조 방법 document_id A220623056519

최근, 반도체 장치가 고집적화됨에 따라, 반도체 장치를 구성하는 패턴의 선폭 및 상기 패턴들의 간격이 현저하게 작아지고 있다. 패턴의 선폭이 감소되면 트랜지스터의 채널(channel)의 길이도 감소하게 된다. 그런데, 채널 길이가 트랜지스터의 동작에 요구되는 유효 채널 길이보다 작게 형성되는 경우 단채널 효과에 의해 트랜지스터의 전기적인 특성이 현저하게 저하될 수 있다. 이에 따라, 충분한 유효 채널 길이를 확보하기 위하여 다양한 구조를 갖는 트랜지스터들이 제안되었다. 예를 들어, 기판에 수직한 방향으로 돌출된 필라(pillar)를 채널로 사용하는 수직 필라 트랜지스터 구조가 제안되었다. 수직 필라 트랜지스터 구조에서, 수직 필라 사이를 절연 물질로 채우고 이를 일부 제거해서 워드 라인을 형성하는 공정이 수행된다. 그러나 반도체 장치의 집적도가 증가함에 따라 수직 필라 사이의 간격이 좁아지게 됨에 따라, 종래 기술에 따라 수직 필라 트랜지스터를 제조할 경우, 수직 필라 사이의 간격을 절연 물질로 채우고 이를 일부 제거하는 공정에서 절연 물질이 균일하게 제거되지 않을 수 있다. 그리하여, 채널 길이가 일정하게 형성되지 못하고, 또한 워드 라인에 브리지(bridge)가 발생할 수 있다. 도 1 내지 도 3은 종래 기술에 따른 수직 채널 트랜지스터를 형성하는 방법을 설명하기 위한 단면도들이다. 도 1을 참조하면, 기판(10) 상에 복수 개의 필라 구조물들이 형성된다. 상기 각 필라 구조물들은 하부 필라(15), 상부 필라(20), 패드 산화막(25), 하드 마스크(30), 산화막(35) 및 스페이서(40)를 포함한다. 구체적으로, 기판(10) 상에 하부 필라(15) 및 상부 필라(20)가 형성된 후, 상부 필라(20) 상에 패드 산화막(25) 및 하드 마스크(30)가 차례로 적층된다. 이후, 상부 필라(20), 패드 산화막(25) 및 하드 마스크(30)를 덮는 산화막(35)이 형성된다. 산화막(35)의 측면에는 스페이서(40)가 형성된다. 상부 필라(20)와 하부 필라(15)의 경계 영역 주위에는 불순물 영역(45)이 형성된다. 도 2를 참조하면, 절연 물질(50), 예를 들어 폴리실라잔(polysilazane) 계의 무기 SOG(TOSZ)막을 사용하여 상기 필라 구조물 사이의 갭을 매립한다. 절연 물질(50)은 서로 인접하는 필라 구조물들 및 불순물 영역(45)들을 전기적으로 절연시킨다. 한편, 절연 물질(50)로 상기 TOSZ막이 사용되는 경우, 유동성을 감소시키기 위해 어닐링 공정이 수반되며, 이에 따라 상기 TOSZ막이 경화된다. 이때 상기 갭의 깊이가 깊을 경우, 상기 TOSZ막 하부에까지 상기 어닐링 공정이 원활하게 수행되지 못하여 경화 정도가 불균일하게 될 수 있다. 도 3을 참조하면, 어닐링 공정이 수행된 절연 물질(50)의 상면이 하부 필라(15)의 상부와 패드 산화막(25) 사이의 적정 높이에 배치되도록 절연 물질(50)의 일부가 식각되어 절연막(55)을 형성한다. 하지만 전술한 바와 같이, 절연 물질(50)이 균일하게 경화되지 못한 경우에, 절연 물질(55)이 각 필라 구조물들 사이에서 불균일한 식각 프로파일을 갖거나 일부가 과도하게 식각되는 불량이 발생할 수 있다. 이러한 경우, 이후 절연막(55) 상에 형성되는 워드 라인이 일정하게 형성되지 못하며, 이는 상기 워드 라인을 갖는 소자의 신뢰성을 떨어뜨리는 문제를 발생시킨다.