반도체 소자 제조 방법 document_id A220623056576

채널이 상/하 방향, 예컨대 수직(vertical)으로 형성되는 반도체 소자는 베리드 비트라인(buried bit line)을 통해 캐패시터의 데이터가 외부로 입/출력된다. 이때, 베리드 비트라인은 불순물의 도핑 및 인접 비트라인과의 분리(isolation)공정을 통해 형성된다. 도 1은 종래기술에 따라 채널이 상/하 방향으로 형성되는 반도체 소자의 베리드 비트라인 형성방법을 나타낸 공정단면도이다. 도 1에 도시된 바와 같이, 필라패턴(11)과 필라패턴(11)을 감싸는 게이트 전극(12)을 형성한다. 이후, 베리드 비트라인을 형성하기 위해 기판(10)에 불순물영역을 형성한다. 이어서, 불순물영역에 대한 분리 공정을 진행하여 베리드 비트라인(13)을 형성한다. 분리 공정은 필라패턴(11)을 덮는 층간절연막(14)과 라인형(line type)의 마스크패턴(15)을 형성하고, 라인형 마스크패턴(15)을 식각장벽으로 불순물이 도핑된 기판(10)을 식각하는 공정이다. 그러나, 위와 같은 베리드 비트라인(13)의 형성 공정에서 라인형의 마스크패턴(15)의 중첩마진(overlay margin)의 한계에 의해 필라패턴(11)의 측벽이 노출되며, 이에 따라 분리 공정에 필라패턴(11)의 측벽이 노출되는 문제점이 발생한다. 물론, 게이트 하드마스크막(16) 및 캡핑막(17)이 필라패턴(11)을 보호하고 있지만, 게이트 하드마스크막(16)과 및 캡핑막(17) 모두 질화막으로 형성되어 기판(10) 즉 실리콘과의 식각선택비가 낮다. 따라서 기판(10)을 식각하는 도중에 과도손실되어 필라패턴(11)의 노출을 방지하지 못한다. 도 2는 베리드 비트라인의 형성 공정에서 노출된 필라패턴(11)을 촬영한 전자현미경 사진으로, 이를 참조하면, 필라패턴(11)이 노출된 것을 확인할 수 있다. 결과적으로, 필라패턴(11)의 노출은 후속 워드라인과 필라패턴(11)과 접촉(bridge)을 의미하며, 나아가 필라패턴(11)에 형성된 소스 및 드레인과 워드라인의 접촉을 의미한다. 따라서, 베리드 비트라인의 형성중, 필라패턴(11)의 노출을 방지할 수 있는 기술의 필요성이 제기되고 있다.