게이트 구조물 및 그 형성 방법 document_id A220623056880

종래 게이트 전극 물질로서 불순물이 도핑된 폴리실리콘이 사용되었다. 하지만 폴리실리콘의 높은 비저항으로 인하여, 반도체 장치의 집적도가 증가할수록 고속 동작을 수행할 수 있는 저저항 게이트 전극으로 적합하지 않은 문제점이 있었다. 이에 따라, 폴리실리콘보다 낮은 저항 특성을 가지면서도 폴리실리콘과 유사한 특징을 갖는 폴리사이드 게이트 전극이 개발되었다. 즉, 불순물이 도핑된 폴리실리콘막 상에 티타늄 실리사이드막 또는 텅스텐 실리사이드막 같은 고융점의 금속 실리사이드막이 적층된 구조를 갖는 게이트 전극이 개발되었다. 그러나, 상기 폴리사이드 게이트 전극 역시, 최근의 반도체 장치의 고집적화에 따라 요구되는 게이트 전극의 저항 수준을 만족시키기가 어려워지고 있다. 이에 따라, 최근에는 폴리실리콘막 상에 금속막이 적층되는 구조의 폴리메탈 게이트 전극이 개발되어 사용되고 있다. 그런데, 폴리실리콘막 상에 금속막을 바로 적층시키는 경우에는 상기 금속막이 실리사이드화(silicidation)되기 때문에, 이를 방지하기 위해 상기 폴리실리콘막과 상기 금속막 사이에 배리어(barrier)막이 형성된다. 또한, 상기 폴리실리콘막과 상기 금속막 사이의 오믹 특성을 확보하기 위하여, 오믹막(ohmic layer)이 추가적으로 형성되어야 한다. 종래에는 상기 금속막, 상기 배리어막 및 상기 오믹막으로서 각각 텅스텐, 텅스텐 질화물 및 텅스텐 실리사이드가 주로 사용되었다. 하지만, 고온의 열처리 과정에서 상기 배리어막의 질소 성분이 해리되어 상기 오믹막의 실리콘 성분과 결합함으로써 실리콘 질화물로 응집되어 상기 두 막들 사이에 불균일한 계면을 형성하는 문제점이 있었다. 도 1은 텅스텐 실리사이드막, 텅스텐 질화막 및 텅스텐막이 순착적으로 적층되어 형성된 게이트 전극에서, 열처리 이후의 응집화 현상으로 인한 불균일한 계면을 설명하기 위한 주사 전자 현미경(SEM) 사진이다. 도 1을 참조하면, 텅스텐 질화막 및 텅스텐 실리사이드막 사이의 계면이 매우 불균일한 상태에 있음을 알 수 있다. 이에 따라, 상기 오믹막으로서 텅스텐 실리사이드 대신에 티타늄 혹은 티타늄 질화물을 사용하는 폴리메탈 게이트 전극이 개발되었다. 도 2는 티타늄막, 텅스텐 질화막 및 텅스텐막이 순착적으로 적층되어 형성된 게이트 전극에서, 열처리 이후의 균일한 계면을 설명하기 위한 주사 전자 현미경(SEM) 사진이다. 도 2를 참조하면, 고온의 열처리 이후에도, 텅스텐 질화막 및 티타늄막 사이의 계면은 균일한 상태에 있음을 알 수 있다. 하지만, 오믹막으로서 티타늄 혹은 티타늄 질화물을 사용하는 폴리메탈 게이트 전극은 오믹막으로서 텅스텐 실리사이드을 사용하는 폴리메탈 전극에 비해 면저항(sheet resistance)이 대략 80% 이상 큰 단점을 갖고 있다. 이는 텅스텐 질화막 및 텅스텐막이 티타늄막 상에 형성될 때, 상기 텅스텐막을 구성하는 텅스텐의 그레인 사이즈가 상기 티타늄막의 영향으로 인해 작아지기 때문이다. 이에 따라, 고온의 열처리 과정에서도 균일한 계면을 가지며, 또한 감소된 면저항을 갖는 폴리메탈 게이트 전극의 개발이 필요하다.