반도체 소자의 형성 방법 document_id A220623056933

반도체 소자의 집적도가 향상되면서 한정된 영역에 더 많은 소자를 형성하기 위하여 트랜지스터 크기가 감소되면서 트랜지스터의 채널 길이가 감소되고 있다. 트랜지스터의 채널 길이가 감소됨에 따라 단채널 효과(short channel effect: SCE)와 같은 영향으로 인하여 반도체 소자가 정상적으로 구동되지 못하는 문제점을 해결하기 위하여 상대적으로 채널 길이를 연장하도록 채널 영역에 그루브(groove)를 형성하거나 트랜지스터를 수직형 구조로 형성하는 수직형 트랜지스터 기술이 개발되었다. 수직형 트랜지스터는 한정된 영역에 기가 비트(giga bit) 수준의 트랜지스터를 집적하는데 적합하도록 수평형 채널 구조에서 수직형 채널 구조를 갖으며 수직형 채널 구조를 둘러싸는 써라운딩 게이트(surrounding gate) 전극 구조를 포함한다. 이러한 수직형 트랜지스터는 소자 면적 감소에도 일정한 채널 길이를 유지할 수 있기 때문에 단채널 효과와 같은 문제점을 해결하는데 매우 효과적이며, 특히 써라운딩 게이트는 제어력(gate controllability)을 극대화할 수 있어 단채널 효과 뿐만 아니라 전류가 흐르는 면적이 가장 넓어 우수한 전류 특성을 제공할 수 있다. 한정된 영역에 집적도를 증가시키기 위하여 높은 종횡비(high aspect ratio)를 갖는 가늘고 긴 구조가 요구되기 때문에 반도체 기판 내에 한정되는 필라(pillar)를 포함한다. 도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다. 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 하드마스크층 및 반사방지층을 형성하고 수직형 게이트 마스크를 이용하여 일정 간격으로 이격되도록 반사방지층 및 하드마스크층을 식각하여 형성된 하드마스크 패턴(12)을 식각마스크로 하여 상부 필라(14)를 형성한다. 그 다음 도 1b에 도시된 바와 같이, 하드마스크 패턴(12) 및 상부 필라(14)를 식각마스크로 하여 등방성 습식 식각 방법을 이용하여 반도체 기판(10)을 식각하여 하부 필라(16)를 형성한다. 이때, 하부 필라(16)는 상부 필라(14)의 폭보다 작은 폭을 갖으며 상부 필라(14) 및 하부 필라(16)는 수직 채널 영역을 형성하게 된다. 그 다음 도 1c에 도시된 바와 같이, 상부 필라(14) 및 하부 필라(16)를 포함한 반도체 기판(10)의 전체 표면에 게이트 산화막(18)을 형성하고 게이트 산화막(18)의 전체 표면에 도전물질을 증착하여 게이트 전극(20)을 형성한다. 상부 필라(14) 및 하부 필라(16)의 사이를 매우지 않은 상태에서 써라운드 게이트를 형성하는 경우에는 써라운드 게이트 영역을 제외한 상부 필라(14) 및 하부 필라(16)의 측벽에 형성된 게이트 전극이 쉽게 식각되지 않아 써라운드 게이트의 형성이 어렵기 때문에 도 1c에 도시된 바와 같이 상부 필라(14) 및 하부 필라(16) 사이가 매워지도록 게이트 전극(20)을 형성한다. 하지만, 하부 필라(16)는 상부 필라(14)의 폭보다 작은 폭을 갖기 때문에 하부 필라(16)의 주위로 게이트 전극(20)이 채워지지 않아 심(seam)(22)이 발생한다. 그 다음 도 1d에 도시된 바와 같이, 게이트 전극(20)을 식각하여 써라운드 게이트(24)를 형성하는데 심으로 인하여 ''A''와 같이 반도체 기판(10)까지 식각되는 문제가 발생하게 된다. 이러한 심(22)은 반도체 기판(10)을 어택(attack)하기 때문에 향후 형성되는 매립 비트라인(baried bit line)의 영역을 줄어들게 할 수 있으며 후에 형성되는 절연막과의 접촉을 유발하여 스트레스를 발생시켜 반도체 소자를 열화시키는 문제점이 있다.