실린더 내벽에 지지 구조물을 갖는 커패시터 및 그 제조방법 document_id A220623056956

최근 반도체 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있다. 그리고 단위 셀 면적은 감소되나 디바이스에서 요구하는 전기적인 특성은 계속 유지되어야 함으로 이러한 문제를 풀기 위해서 디바이스를 버티칼(vertical)하게 하거나 스택(stack) 구조로 형성하거나 새로운 물질을 이용하고 있다. 또한 저전력의 요구로 동작 전압의 저전압화가 동시에 이루어지고 있다. 이에 따라, 많은 요구가 발생하고 있는데, 이러한 요구 중 높은 축전용량을 가지면서 누설전류 발생이 적은 고용량 커패시터가 있다. 일반적으로 사용되는 커패시터의 축전용량은 커패시터의 유효 면적과 유전막의 유전율에 비례하고, 유전막의 두께에 반비례하는데, 이러한 문제를 풀기 위해서, 커패시터 전극의 높이는 20000Å이 넘어가고, 유전막의 두께는 얇아지면서 유전율은 높은 고유전율 유전막 (high-k dielectric layer)의 요구가 대두되고 있다. 도 1을 참조하면, 향후 DRAM 소자는 4F2 (F: minimum feature size) 이하를 요구하기 때문에 수직형 모오스 트랜지스터 (15b)를 사용해야하고 커패시터 전극(98) 또한 길고 협소한 형태의 실린더 형태를 사용해야 한다. 그리고 고용량의 축전량을 얻기 위하여 실린터 커패시터 유전막 또한 고유전율 유전막을 사용해야 한다. 그러나 전극의 높이가 20000Å 이상이 되면 1회의 사진 식각 공정으로 진행 할 수 없고, 도면에 나타나는 것처럼 인접 전극과 붙는 리닝(leaning) 현상이 일어나 2-비트 단락 (bit fail) 디바이스 불량을 유발 시킨다. 그리고 실린더(98)는 종횡비(aspect ratio)가 매우 큰 구조가 되어서 고유전막을 형성 하려면 입구 부분이 먼저 두껍게 형성되어서 실린더 내면 및 바닥까지 균일한 두께로 형성하기가 쉽지 않다.