데이터 송신 장치, 데이터 수신 장치, 데이터 전송 시스템 및 데이터 전송 방법 document_id A220623061232

현재, 집적 회로 시스템은 반도체 공정 기술과 집적 회로 설계 기술의 발전으로 인하여 하나의 칩 단위로 구현되는 시스템-온-칩(System-on-Chip: SoC) 방식으로 주로 설계되고 있다. 최근에는 반도체 공정 기술과 집적 회로 설계 기술이 더욱 발달하여 하나의 칩에 집적할 수 있는 소자의 수가 점차 증가하는 추세이다. 이로 인해 하나의 칩에 설계되는 전송 선로의 배선 구조가 더욱 복잡해지고 있다. 따라서, 집적회로 시스템이 SoC 설계 방식을 구현되는 경우, 전송 선로의 수, 전송 선로의 길이 및 각 전송 선로들 간의 간섭에 의한 신호 지연 등은 칩 전체의 올바른 동작을 위하여 매우 중요하게 고려되어야 하는 설계변수들이다. 한편, SoC 방식을 구현되는 집적 회로 시스템에 전역 클록을 이용한 동기식 설계 방식이 적용되는 경우, 클록 속도 증가에 따른 클록 스큐(skew)와 지터(jitter) 및 전송 선로 수와 길이 증가에 따른 데이터의 전송 지연 등이 발생한다. 이러한 문제점들은 SoC 방식을 구현되는 집적 회로 시스템에 비동기식 설계 방식을 적용함으로써 해결될 수 있다. 비동기식 설계 방식은 전역 클록(global clock)을 사용하지 않고, 지연 시간에 무관한 핸드셰이크 프로토콜(handshake protocol)을 지원하는 지연 무관 (DI: Delay Insensitive) 데이터 전송 방식에 의해 데이터 전송이 수행됨으로써 상기와 같은 동기식 설계 기법에 따른 문제점을 해결할 수 있다. 그러나 이러한 비동기식 설계방식은 전체 회로의 설계가 복잡해지고, 또한, 이러한 비동기식 설계를 위한 CAD툴이 부족하다. 상술한 바와 같은 동기식 설계 방식의 문제점과 비동기식 설계방식의 문제점을 동시에 해결할 수 있는 방안으로 최근 GALS(globally asynchronous locally synchronous) 시스템에 대한 연구가 활발히 진행되고 있다. GALS 시스템은 기본적으로 전역 클록을 사용하지 않고, 서로 독립적인 클록에 의해 동작하는 다수의 LS(locally synchronous)모듈로 구성된다. 각 LS 모듈 간의 데이터 전송은 비동기 핸드셰이크 프로토콜에 의해 수행된다. 이와 같이, GALS 시스템은 전역 클록을 사용하지 않으므로, 클록 스큐, 지터 등의 문제가 해결되며, DI 데이터 전송 방식에 의해 서로 다른 타이밍으로 동작하는 LS 모듈 간의 데이터 전송이 이루어짐으로써, 안정된 데이터 전송이 확보된다. DI 데이터 전송방식에서는, dual-rail, 1-of-4와 같은 인코딩 방식에 의해 데이터가 표현되며, 기존의 동기식 설계방식과 유사한 4-위상 핸드 세이킹 프로토콜이 사용된다. 4-위상 핸드세이킹 프로토콜에서는, 데이터가 기본적으로 제로 복귀(Return to Zero: RZ) 타입의 이진값으로 표현된다. 즉, 4-위상 핸드세이킹 프로토콜에는, 연속된 데이터를 구분하기 위한 스페이스(space) 상태가 존재한다. 상기 스페이스 상태는 데이터와 동일한 레이턴시(latency)를 가지므로, 데이터의 전송이 빈번한 GALS 시스템에서는 4-위상 핸드세이킹 프로토콜 방식보다는 스페이스 상태가 없는 2-위상 핸드세이킹 프로토콜 방식이 더 효율적이다. Level-Encoded 2-phase Dual-Rail(LEDR)로 알려진 듀얼 레일(dual-rail) 기반의 2-위상 핸드셰이킹 프로토콜은 두 개의 도선에서 ‘0’과 ‘1’의 데이터 전송을 각각 도선의 상태 변환으로 인코딩하는 전통적인 dual-rail 기반 2-위상 프로토콜과는 달리, 한 도선은 데이터, 다른 도선은 위상 변화로 인코딩한다. 즉, 한 도선에서는 ‘0’과 ‘1’의 데이터를 상태 변환이 아닌 레벨로 인코딩하고, 데이터와 데이터 사이의 구분은 다른 도선의 변화로 구분한다. 결과적으로 두 도선의 XOR 값은 데이터 전송마다 변화하게 되며 이를 감지하여 데이터의 유효성을 판별한다. 데이터의 디코딩이 필요 없으므로 전통적인 dual-rail 기반 2-위상 프로토콜에 비해서 성능이 높고 설계 복잡도를 줄일 수 있다. 그러나 N 비트 데이터 전송에 2N+1개의 도선이 필요하므로, 늘어난 도선의 수만큼 성능, 전력 소모, 설계 복잡성 측면에서 불리하다. 대한민국 특허출원번호 1997-018460의 "새로운 배선시스템용 신호전송 및 수신장치"에서는 집적 회로 내의 다수의 기능 블록간에서 하나의 도선을 통해 여러 개의 다른 종류의 신호를 동시에 보냄으로써 배선이 점유하는 면적을 감소시킬 수 있는 새로운 배선 시스템용 신호전송 및 수신 장치를 제공하였다. 이론적으로 N 비트의 데이터 전송 시 도선 1개에 2^N 개의 삼각 펄스 형태의 전압 치를 인코딩하여 전송, 이를 수신회로에서 감지하여 데이터를 복원함으로써 배선에 필요한 도선의 수를 감소시켜 전체적으로 집적회로의 면적을 줄일 수 있다. 그러나 도선에 인코딩할 수 있는 전압 치의 수가 늘어날수록 복호화해야 하는 논리의 수가 증가하여 수신회로의 복잡도가 크게 증가할 수 있으므로 줄일 수 있는 도선의 수가 한정되어 있다. 그리고 집적회로 내의 공급전압이 낮아지고 있는 추세에서, 이 발명에서 사용하는 전압을 이용한 다치 논리 회로 기술은 수신 회로에서 전압의 노이즈 마진 특성이 악화될 수 있다. 또한, DI 전송에 필요한 핸드셰이크 프로토콜을 지원하기 위한 기능을 제공하지 않기 때문에 GALS 시스템에 적용할 수 없다. DI 전송을 지원하고, 도선의 수를 줄이기 위해 삼진(ternary) 인코딩 방식을 적용한 프로토콜이 연구되고 있다. 미국등록특허 제7,282,946호의 "Delay-insensitive data transfer circuit using current-mode multiple-valued logic"에서는, 전류 모드 방식의 다치 논리 회로(Multiple Valued Logic Circuit)를 사용하여 공급 전압의 노이즈 마진에 영향을 받지 않으며, 하나의 도선에 3가지의 논리 상태를 표현할 수 있으므로 N 비트의 데이터 전송에 N+1개의 도선으로 회로 설계가 가능하다. 또한, 미국공개특허 20080123765의 "Delay insensitive data transfer apparatus with low power consumption"에서는, 기존의 전류 모드의 DI 데이터 전송 방식에서 발생하는 높은 정전류 소모 특성을 보완함으로써, 대기 상태에서 전력 소모를 획기적으로 줄였다. 그러나 상술한 2가지 전류 모드 회로를 이용한 DI 데이터 전송 방식은 기본적으로 4-위상 데이터 전송 방식을 기반으로 하고 있으므로, LEDR과 같은 2-위상 DI 데이터 전송 방식에 비해 성능이 이론적으로는 1/2로 떨어진다.