반도체 장치 document_id A220623061632

배선 기판(도 1에 나타낸 제 1 배선 기판(201)에 대응함)은 복수의 적층 절연층과, 다른 배선 기판이 접속되는 면의 반대측의 적층 절연층의 면에 배치된 테스트 패드 및 외부 접속 패드와, 내부 접속 패드를 테스트 패드와 전기적으로 접속하는 제 1 배선 패턴과, 반도체 소자 탑재 패드를 외부 접속 패드와 전기적으로 접속하는 제 2 배선 패턴을 가진다. 반도체 장치(도 1 참조)는 상술한 구성을 가지는 배선 기판, 및 그 위에 위치되는 다른 배선 기판을 포함하고, 배선 기판이 다른 배선 기판과 전기적으로 접속되도록 구성된다. 도 1은 종래의 반도체 장치의 단면도이다. 도 1을 참조하면, 종래의 반도체 장치(200)는 제 1 배선 기판(201), 반도체 소자(202), 외부 접속 단자(203), 제 2 배선 기판(205), 전자 부품(206), 및 내부 접속 단자(207)를 가진다. 제 1 배선 기판(201)은 코어리스 배선 기판이고, 복수의 적층 절연층(211~214), 반도체 소자 탑재 패드(216A, 216B), 내부 접속 패드(217A, 217B), 외부 접속 패드(218A, 218B), 테스트 패드(219A, 219B), 제 1 배선 패턴(221, 222), 및 제 2 배선 패턴(224, 225)을 가진다. 복수의 적층 절연층(211~214)은 절연층(211)의 하면(211B)에 절연층(212), 절연층(213), 및 절연층(214)이 순차적으로 적층되는 구성을 가진다. 반도체 소자 탑재 패드(216A, 216B)는 반도체 소자(202)가 탑재되는 측의 반도체 소자 탑재 패드(216A, 216B)의 면이 절연층(211)의 상면(211A)과 실질적으로 동일 평면이 되도록, 절연층(211)에 배치된다. 반도체 소자 탑재 패드(216A, 216B)는 제 1 배선 기판(201)의 중앙부에 대응하는 부분의 절연층(211)에 위치된다. 내부 접속 패드(217A, 217B)는 내부 접속 단자(207)가 탑재되는 측의 내부 접속 패드(217A, 217B)의 면이 절연층(211)의 상면(211A)과 실질적으로 동일 평면이 되도록, 절연층(211)에 배치된다. 내부 접속 패드(217A, 217B)는 제 1 배선 기판(201)의 외주부에 대응하는 부분의 절연층(211)에 위치된다. 외부 접속 패드(218A, 218B)는 절연층(214)의 하면(214A)에 배치된다. 외부 접속 패드(218A, 218B)는 제 1 배선 기판(201)의 외주부에 대응하는 부분의 절연층(214)에 위치된다. 테스트 패드(219A, 219B)는 절연층(214)의 하면(214A)에 배치된다. 테스트 패드(219A, 219B)는 제 1 배선 기판(201)의 중앙부에 대응하는 부분의 절연층(214)에 위치된다. 테스트 패드(219A, 219B)는 반도체 장치(200)가 마더보드 등의 탑재 기판(도시 생략) 상에 탑재되기 전에 반도체 장치(200)의 전기적 검사를 수행하는데 이용된다. 제 1 배선 패턴(221)은 복수의 적층 절연층(211~214)에 배치되고, 복수의 배선 및 비아에 의해 구성된다. 제 1 배선 패턴(221)의 일 단부는 내부 접속 패드(217A)와 접속되고, 타 단부는 테스트 패드(219A)와 접속된다. 제 1 배선 패턴(221)은 절연층(213)의 하면(213A)에 배치되는 라우팅 배선(231)을 가진다. 라우팅 배선(231)은 제 1 배선 기판(201)의 외주부에 위치된 내부 접속 패드(217A)로부터 제 1 배선 기판(201)의 중앙부에 위치된 테스트 패드(219A)까지 제 1 배선 패턴(221)을 라우팅하는 배선이다. 제 1 배선 패턴(222)은 복수의 적층 절연층(211~214)에 배치되고, 복수의 배선 및 비아에 의해 구성된다. 제 1 배선 패턴(222)의 일 단부는 내부 접속 패드(217B)와 접속되고, 타 단부는 테스트 패드(219B)와 접속된다. 제 1 배선 패턴(222)은 절연층(212)의 하면(212A)에 배치되는 라우팅 배선(232)을 가진다. 라우팅 배선(232)은 제 1 배선 기판(201)의 외주부에 위치된 내부 접속 패드(217B)로부터 제 1 배선 기판(201)의 중앙부에 위치된 테스트 패드(219B)까지 제 1 배선 패턴(222)을 라우팅하는 배선이다. 제 2 배선 패턴(224)은 복수의 적층 절연층(211~214)에 배치되고, 복수의 배선 및 비아에 의해 구성된다. 제 2 배선 패턴(224)의 일 단부는 반도체 소자 탑재 패드(216A)와 접속되고, 타 단부는 외부 접속 패드(218A)와 접속된다. 제 2 배선 패턴(224)은 절연층(211)의 하면(211A)에 배치되는 라우팅 배선(234)을 가진다. 라우팅 배선(234)은 제 1 배선 기판(201)의 중앙부에 위치된 반도체 소자 탑재 패드(216A)로부터 제 1 배선 기판(201)의 외주부에 위치된 외부 접속 패드(218A)까지 제 2 배선 패턴(224)을 라우팅하는 배선이다. 제 2 배선 패턴(225)은 복수의 적층 절연층(211~214)에 배치되고, 복수의 배선 및 비아에 의해 구성된다. 제 2 배선 패턴(225)의 일 단부는 반도체 소자 탑재 패드(216B)와 접속되고, 타 단부는 외부 접속 패드(218B)와 접속된다. 제 2 배선 패턴(225)은 절연층(212)의 하면(212A)에 배치되는 라우팅 배선(235)을 가진다. 라우팅 배선(235)은 제 1 배선 기판(201)의 중앙부에 위치된 반도체 소자 탑재 패드(216B)로부터 제 1 배선 기판(201)의 외주부에 위치된 외부 접속 패드(218B)까지 제 2 배선 패턴(225)을 라우팅하는 배선이다. 반도체 소자(202)는 제 1 배선 기판(201)에 배치된 반도체 소자 탑재 패드(216A, 216B) 상에 탑재된다. 외부 접속 단자(203)는 외부 접속 패드(218A, 218B) 상에 배치된다. 외부 접속 단자(203)는 마더보드 등의 탑재 기판(도시 생략)과 접속된다. 제 2 배선 기판(205)은 복수의 적층 절연층(241~243), 전자 부품 탑재 패드(245), 내부 접속 패드(247), 및 배선 패턴(248)을 가진다. 복수의 적층 절연층(241~243)은 절연층(241)의 하면(241B)에 절연층(242) 및 절연층(243)이 순차적으로 적층되는 구성을 가진다. 전자 부품 탑재 패드(245)는 전자 부품(206)이 탑재되는 측의 전자 부품 탑재 패드(245)의 면이 절연층(241)의 상면(241A)과 실질적으로 동일 평면이 되도록 절연층(241)에 배치된다. 내부 접속 패드(247)는 절연층(243)의 하면(243A)에 배치된다. 내부 접속 패드(247)는 내부 접속 단자(207)와 접속되고, 내부 접속 단자(207)를 통해 제 1 배선 기판(201)과 전기적으로 접속된다. 전자 부품(206)은 제 2 배선 기판(205)에 배치된 전자 부품 탑재 패드(245) 상에 탑재된다. 내부 접속 단자(207)는 제 1 배선 기판(201)과 제 2 배선 기판(205) 사이에 위치된다. 내부 접속 단자(207)의 상단부는 제 1 배선 기판(201)에 배치된 내부 접속 패드(217A, 217B)와 접속되고, 그 하단부는 제 2 배선 기판(205)에 배치된 내부 접속 패드(247)와 접속된다(예를 들면, 특허 문헌 1 참조). [특허 문헌 1] 일본 공개 특허 공보 제2006-351565호