복합 박막 형성 방법 document_id A220623062470

반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 특히, 집적도가 증가함에 따라 반도체 장치의 디자인 룰이 점차로 감소하고 있다. 최근의 반도체 장치가 고도로 집적됨에 따라, 셀 영역의 사이즈가 매우 감소되고 있다. 이에 따라, DRAM과 같은 반도체 장치의 경우 셀이 안정적으로 동작하기 위한 셀 커패시턴스를 수득하기가 매우 어려워지고 있다. 상기 커패시턴스(C)는 식 1과 같이, 유전율(ε)및 전극간 면적(A)에 비례하고, 전극간 거리(d)에 반비례한다. [수학식 1] C= εA/d 기존의 유전박막인 실리콘 산화막 또는 실리콘 질화막을 사용하여 커패시터를 증가시키기 위해서, 커패시터 하부 전극 구조를 실린더 또는 핀과 같은 구조로 변경시켜 커패시터의 유효 면적을 증가시키는 방법이 제안되었다. 그러나, 상기 커패시터 하부 전극 구조가 복잡한 형태를 가지며, 이를 형성하기 위한 공정이 매우 어려운 문제가 있다. 따라서, 게이트 절연막 또는 커패시터의 유전막 등과 같은 박막은 고-유전율(high-k dielectric)을 갖는 물질을 사용하여 형성하고 있는 추세이다. 특히, 하프늄 실리콘 산화물, 지르코늄 실리콘 산화물 또는 스트론튬 티타늄 산화물과 같은 두 가지 이상의 금속을 포함하는 복합 박막은 실리콘 산화물 또는 실리콘 질화물에 비해 유전율이 높다. 상기의 복합 박막은 물리기상증착 공정, 화학기상증착 공정 또는 원자층 증착 공정 등을 사용하여 형성될 수 있다. 물리기상증착 공정은 일반적으로 홀 또는 트렌치를 채우는 특성이 좋지 않아 홀 내부에 보이드의 발생이 빈번한 문제점을 지닌다. 화학기상증착 공정 또는 원자층 증착 공정의 경우, 상기의 복합 박막을 형성하기 위하여 다른 종류의 금속을 포함하는 다층막을 제작한 후, 상기 다층막에 열처리 공정을 수행하여 복합 박막을 제조할 수 있다. 그러나 이 경우, 형성된 복합 박막의 상부와 하부에서 조성비가 다른 복합 박막이 제조되기 쉽다. 한편, 두 종류의 전구체를 동시에 기판 상에 제공하여 복합 박막을 형성하는 경우, 전구체들의 유량을 조절하여 복합 박막에 포함되는 금속의 성분비를 조절할 수 있다. 그러나 이 경우, 하나의 전구체의 유량을 10% 미만으로 조절하더라고 복합 박막에는 상기 전구체로부터 기인한 금속의 원자 개수 비율이 10%를 초과하는 복합 박막이 제조될 수 있다.