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사용후제거가능한 스페이서들을 구비한 융기된 소스 및드레인 공정 document_id A220623062686

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의약학
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문맥 (context)
현재에, 서브 마이크론 이하인 상보적 금속 산화물 반도체(CMOS)는 극초대규모 집적회로(ULSI) 디바이스를 위한 주요기술이 되었다. 지난 20년간, CMOS 트랜지스터의 사이즈를 감소시키고, IC 상의 집적회로 밀도를 증가시키는 것은 전자 산업의 주요 관심사가 되어왔다. 극초대규모 집적회로(ULSI)는 CMOS 전계 효과 트랜지스터(FET)를 포함할 수 있는바, 이는 드레인 영역과 소스 영역 사이에 위치한 반도체 게이트를 갖는다. 드레인 영역 및 소스 영역은 전형적으로, P-형 도판트(붕소) 또는 N-형 도판트(인)로 고농도로(heavily) 도핑된다. 일반적으로 드레인 및 소스 영역은 얕은 소스 및 드레인 확장 영역을 포함하는바, 이들 확장 영역들은 게이트 아래에 부분적으로 위치하여, 트랜지스터의 성능을 향상시킨다. 얕은 소스 및 드레인 확장들은, P-채널 및 N-채널 트랜지스터 양자의 성능을 저하시키는 단채널 효과(short-channel effect)에 대한 저항력을 획득하는데 도움을 준다. 단채널 효과는 임계전압 롤-오프(roll-off) 및 드레인-유도 장벽-저하(drain-induced barrier-lowering)를 야기할 수 있다. 이러한 얕은 소스 및 드레인 확장 및 단채널 효과에 대한 제어는, 트랜지스터가 점점 작아짐에 따라 매우 중요해진다. IC 상의 트랜지스터들의 사이즈가 감소함에 따라, 극도로 얕은(ultra-shallow) 소스 및 드레인 확장을 구비한 트랜지스터는 제조하기가 점점 더 어려워졌다. 예를 들면, 작은 트랜지스터는, 30 나노미터(nm) 보다 작은 접합 깊이를 갖는 극도로 얕은 소스 및 드레인 확장을 요구할 수 있다. 통상적인 제조 기술을 이용하는 경우, 30 나노미터보다 작은 접합 깊이를 갖는 소스 및 드레인 확장을 제조하는 것은 매우 어렵다. 종래의 이온주입 기술로는 얕은 소스 및 드레인 확장을 유지하는데에 어려움이 있는바, 이는 이온주입 동안에 벌크 실리콘 기판에서 생성된 점 결함들(point defect)이 상기 도판트들을 좀더 용이하게 확산시키게 할 수 있기 때문이다(transient enhanced diffusion : TED). 이러한 확산은 종종, 소스 및 드레인 확장이 벌크 실리콘 기판의 하부쪽으로 수직으로 연장되게 한다. 또한, 통상적인 이온주입 및 확산-도핑 기술들은 IC 상의 트랜지스터들이 단채널 효과에 취약하게 만들며, 이는 기판의 하부쪽으로 깊숙히 확장해 들어간 도판트 프로파일 테일 분포(dopant profile tail distribution)에 기인한다. 이러한 문제점들을 해결하기 위하여, 선택적 실리콘 에피택셜 성장(selective silicon epitaxial growth)에 의해 소스 영역 및 드레인 영역이 융기(raise)될 수 있으며, 이에 의해 소스 및 드레인 콘택들에 연결하는 것이 한층 용이해진다. 이와같이 융기된 소스 영역 및 드레인 영역은, 콘택 실리사이드화(silicidation) 공정을 위한 추가적인 물질을 제공하며, 깊은 소스/드레인 접합 저항(deep source/drain junction resistance) 및 소스/드레인 직렬 저항(source/drain series resistance)을 감소시킨다. 사용후제거가능한(disposable, 이하 "사용후제거가능한" 이라 함) 스페이서들을 채용한 융기된 소스/드레인 공정이 이용되어 왔지만, 가령, 65nm 기술 및 그 이하의 기술로 반도체 치수가 감소하면서 적합하지 않게 되었다. 도16a 내지 도16c 및 도17a 내지 도17d 는 이러한 접근법에 따른 문제점을 도시한 도면이다. 도16a에서, 기판(70) 위에 게이트 전극(72)이 제공된다. 실리콘 질화물 캡(74)은, 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG) 동안에, 원하지 않은 실리콘 성장으로부터 폴리실리콘 게이트 전극(72)을 보호한다. SEG 공정은 실리콘 질화물에 대해서 선택도를 가지며, 따라서 SEG 공정동안에 게이트 전극(72)의 최상면 상에서는 어떠한 실리콘도 성장되지 않을 것이다. TEOS 또는 LTO 산화물과 같은 산화물이 산화물 라이너(76)를 형성하기 위해 사용된다. 산화물 라이너(76)의 형성에 뒤이어서, 예를 들어 실리콘 질화물로 된 한쌍의 사이드월 스페이서(78)가 형성된다. 전형적으로, 실리콘 질화물 스페이서(78)는, 실리콘 질화물 층을 증착한 후에, 건식 식각을 통해서 형성된다. SEG 공정 이전에, 산화물 라이너(76)의 산화물을 제거하기 위해서, 가령, HF 습식식각과 같은 습식식각이 필요하다. 에피택셜 실리콘은 오직 실리콘 표면 상에서만 성장하기 때문에, 산화물이 제거될 필요가 있다. 기판(70) 상에 존재하는 산화물 라이너(76)는 이러한 성장을 방해할 것이며, 융기된 소스/드레인의 형성도 방해한다. 질화물 캡층(74)과 질화물 스페이서(78) 사이에 산화물 라이너(76)가 있기 때문에, HF 습식식각 동안에 공동(cavity)이 식각될 수 있다. 이러한 공동은 폴리실리콘 게이트 전극(72)에 다다를 수도 있다. TEOS 또는 LTO 는 HF 식각동안에 빠르게 식각되므로, 폴리실리콘 게이트 전극(72)의 상부 우측코너 및 상부 좌측코너가 노출될 가능성은 매우 높다. 폴리실리콘 게이트 전극의 코너들이 노출된 결과로, 융기된 소스/드레인(80)의 형성은, 도16b에 도시된 바와같은 쥐의 귀와 유사한 귀(82)를 만든다. 이러한 귀(82)는 매우 바람직하지 않다. 이제 도16c를 참조하면, 사용후제거가능한(disposable) 질화물 스페이서(78)가 제거되어, halo 및 연장 이온주입이 허용된다. 하지만 이러한 귀(82)는 이온주입 공정이 적절히 수행되지 못하게 방해한다. 따라서, 상기 디바이스는 사용불능 또는 적어도 심각하게 손상될 수 있다. 융기된 소스/드레인을 형성하는 또 다른 방법에서는, 증착된 산화물 라이너를 사용하지는 않지만, 대신에 열 성장 산화물(thermally grown oxide)을 사용한다. 하지만, 용이하게 이해되는 바와같이, 이러한 접근법은 스케일가능하지(scaleable) 않은바, 얇은 질화물 캡이 질화물 스페이서 식각을 견뎌내지 못하기 때문이며, 얇은 질화물 스페이서는 halo 이온주입 공정에 대해서 새도우 효과(shadow effect)를 야기한다. 이제 도17a 내지 도17d를 참조하면, 기판(90) 위에 게이트 전극(92)이 형성된다. 질화물 캡(94)이 폴리실리콘 게이트 전극(92)의 최상부에 제공된다. 산화물 라이너(96)는 열 성장되며, 실리콘 질화물 캡(94)을 커버하지는 않는다. 사용후제거가능한 사이드월 스페이서(98)가 열 성장된 산화물(96) 위에 제공된다. 도17b는, 융기된 소스/드레인 형성 이후의 도17a 의 구조를 이상적인 공정에서 도시한 것이다. 하지만, 캡 층(94)의 최상부는 스페이서 식각 공정에서 부분적으로만 식각되며, 따라서 캡 층(94)은 원하는 만큼 축소될 수 없다. 캡 층 질화물 손실(cap layer nitride loss)은 스페이서 식각공정의 과도식각과 관련이 있다. 질화물 캡 손실의 결과가 도17c에 도시되어 있는바, "쥐의 귀(mouse ears)(102)" 가 형성되어 있다. 이러한 도면에서 질화물 스페이서(98)는 질화물 제거 식각공정에 의해서 제거된다. 상기 쥐의 귀(102)는 halo 이온주입 공정이 만족스럽게 수행되지 못하게 한다. 캡(94)을 두껍게 만드는 것에 대한 대안은, SEG 공정 이전에 폴리실리콘 게이트 전극(92)의 최상부를 노출시키는 과도식각이 질화물 스페이서의 제거로 인해 야기되지 않도록, 캡(94)을 얇게 유지하고 스페이서(98)를 좀더 좁게 형성하는 것이다. 하지만, 도17d에 도시된 바와같이, 얇은 질화물 스페이서의 사용은, 폴리실리콘 게이트 전극(92) 및 융기된 소스 드레인 영역(100) 사이에서 불충분한 간격을 야기한다. 전형적으로 매우 큰 경사도(high tilt)로 수행되는 halo 이온주입은, 융기된 소스/드레인(100)에 의해 야기된 새도우 효과로 인해서, 효과적으로 수행되지 않을 것이다. 달리 말하면, 융기된 소스/드레인의 에지들이, 폴리실리콘 게이트 전극(92)의 사이드월과 너무 가깝다.
지시문 (instruction)
주어진 원문을 읽고 필요한 정보를 파악하여, 원문에 근거해 질문에 답하라.
질문 (question)
선택적 실리콘 에피택셜 성장(SEG) 공정에서 실리콘 질화물 캡(74)이 수행하는 기능은 무엇인가?
추론 과정 (compact_reasoning)
  1. 1과제 해석task_interpretation

    SEG 공정 중 실리콘 질화물 캡(74)의 구체적인 기능을 묻는 질문이다.

  2. 2정보 추출information_extraction

    본문에서 실리콘 질화물 캡(74)과 관련된 기술적 설명을 탐색한다.

    • 실리콘 질화물 캡(74)은, 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG) 동안에, 원하지 않은 실리콘 성장으로부터 폴리실리콘 게이트 전극(72)을 보호한다.
  3. 3근거 선택evidence_selection

    질문에 직접적으로 대응하는 기능을 명시한 구절을 선택한다.

    • 원하지 않은 실리콘 성장으로부터 폴리실리콘 게이트 전극(72)을 보호한다.
  4. 4논리 통합logical_integration

    질문에서 요구하는 '기능'이 '보호'임을 확인하고 문맥을 통합한다.

  5. 5결론 도출conclusion_formulation

    실리콘 질화물 캡은 SEG 공정 시 폴리실리콘 게이트 전극을 원치 않는 실리콘 성장으로부터 보호하는 역할을 함을 도출한다.

    • 실리콘 질화물 캡(74)은, 선택적 에피택셜 성장(Selective Epitaxial Growth : SEG) 동안에, 원하지 않은 실리콘 성장으로부터 폴리실리콘 게이트 전극(72)을 보호한다.
  6. 6답변 생성answer_generation

    추출된 정보를 바탕으로 최종 답변을 작성한다.

    • 원하지 않은 실리콘 성장으로부터 폴리실리콘 게이트 전극(72)을 보호한다.
최종 답변 (final_answer)
선택적 에피택셜 성장(SEG) 동안에 원하지 않은 실리콘 성장으로부터 폴리실리콘 게이트 전극(72)을 보호하는 기능을 수행한다.
핵심 해석 (core_interpretation)
실리콘 질화물 캡(74)은 선택적 에피택셜 성장(SEG) 공정 동안 원하지 않은 실리콘이 폴리실리콘 게이트 전극(72)에 성장하는 것을 방지하여 이를 보호하는 기능을 한다.