나노구조체에 기반한 인터커넥트 및 방열기 document_id A220623063283

소형화에 대한 끊임없는 노력은 전통적인 CMOS 장치에, 장치 특징이 양자 현상에 의해 지배되는 한계를 가져오고 있고, 그런 체제에 있어, 완벽한 제어는 달성되기 불가능하다. 이는 기존의 CMOS 장치보다 적어도 같거나 심지어 더 나아진 성능을 가지면서도 더 우수한 제어가 가능한 장치를 제작하기 위해 새로운 대체 재료를 발견할 필요성이 생기도록 해왔다. CMOS 장치의 소형화는 지금까지는 종종 매 30개월마다 전자 부품들의 크기가 반으로 줄어드는 무어의 법칙으로 불리는 트렌드의 지배를 받아왔다. 전세계 반도체 기술 로드맵(ITRS; The International Technology Roadmap for Semiconductors)은 이 모델에 따른 추정 성장 곡선을 확립해왔다. 그런 진보 속도에 부수적인 속도, 높은 집적 수준, 고성능, 낮은 생산 비용에 대한 요구는 매우 긴박하다. 결과적으로, 장치를 만들기 위해 사용된 전통적인 재료의 물리적, 전기적인 특징과 관련된 문제들도 차츰 확대되어왔다. 따라서, 가까운 미래에 실리콘 기술의 진보를 방해할 문제들에 대한 대책을 찾을 필요가 있다. 이는 혁신적인 재료와 프로세스를 발명하는 것이 추정 성장 속도 유지에 결정적이다라는 것을 의미한다. ITRS는 고성능 마이크로프로세서(MP) 및 DRAM(dynamic random access memory)을 위한 미래 인터커넥트 개발을 위한 조정자로서 칩의 고속 전송 필요성을 강조한다. 최신식 마이크로프로세서는 대개 금속 인터커넥트의 9층까지 서로 연결된 실리콘 기반 부품의 2차원 층으로 구성된다 (예컨대, Graham, A. P.; Duesberg, G. S.; Seidel, R.; Liebau, M.; Unger, E.; Kreupl, F.; Honlein, W., Diamond and Related Materials, (2004), 13, (4-8), 1296 참조). 그러므로, 인터커넥트 기술은 반도체 기술에 있어서 중요한 역할을 하고, 특별한 강조를 받을 만하다. 그러나 새로운 재료의 선택은 기존 생산 방법과의 호환성, 제조의 재현성, 비용과 같은 요인에 의해 제한된다. 일반적으로 인터커넥트 기술의 도전은 프로세싱에 있어서의 어려움 및 재료 요구에서 비롯된다 (Jun, L.; Qi, Y.; Cassell, A.; Hou Tee, N.; Stevens, R.; Jie, H.; Meyyappan, M. Applied Physics Letters, 82, (15), 2491, (2003)). 반도체 기술에 이용되는 기존 재료들이 직면한 몇 가지 문제점들은 다음과 같다. 현재, 장치 성능은 (매우 얇은) 게이트 산화막(gate oxide)을 통한 높은 누설 전류 때문에 떨어진다. 이는 차례로 오프 상태에서 누설 전류를 증가시키고, 따라서 전력 소모를 증가시키고, 이는 차례로 배터리의 수명을 감소시킬 수 있다. Cu 인터커넥트는 불충분하게 작동한다. Cu의 낮은 저항 때문에, Cu는 서로에게 뿐만 아니라 외부 장치 및 회로에 수많은 부품을 연결하는 인터커넥트를 만드는데 이용된다. 부품 크기의 극적인 감소 때문에, Cu 재료에 기반한 인터커넥트는 현재 전류 수용 용량(current carring capacity) 및 전선의 수명에 관하여 나쁜 성능을 보이고, 또한 제조하는데 더 어렵고 비용이 많이 들게 되고 있다. 특히, 일렉트로마이그레이션(electromigration)으로 알려진 현상은 높은 전류 밀도(106 A/cm2 및 그 이상)에서 나노미터 크기 Cu 인터커넥트의 신뢰도를 위협한다. 이는 2013년까지 그러한 전류 밀도를 취급하는 인터커넥트에 있어 필요 조건이 될 중요한 문제이다 (예컨대, Jun, L., et al, Applied Physics Letters, 82, (15), 2491, (2003); ITRS, Semiconductor Roadmap, (2003) 참조). 일렉트로마이그레이션은 전선 고장을 일으키는 내부 및 외부의 캐비티(cavity)를 초래한다. 더욱이, 인터페이스 거칠기(roughness) 및 작은 입자 크기(grain size) 때문에, 크기가 감소하면서 금속들의 전기 비저항(resistivity)은 증가한다 (Jun, L., et al, Applied Physics Letters, 82, (15), 2491, (2003)). 금속 인터커넥트의 이러한 크기 유발 효과들은 피하기 어렵다. 이들 요인들 모두는 차례로 프로세서의 수명을 감소시킨다. 향후 수년 사이에 전류 밀도에 있어서의 예상되는 요구를 제때 충족시킬, 회로 외부의 것들과 회로 내의 장치들을 효과적으로 연결할 인터커넥트를 위한 해결책은 현재 존재하지 않는다. 고종횡비(high aspect ratio) 구조에 대한 요구가 증가하고 있다. 현재 DRAM 적층형 커패시터(DRAM staked capacitor)내의 인터커넥트에 있어 컨택트홀(contact hole)의 종횡비는 12:1에 도달했고 2016년까지 23:1로 증가할 것으로 예상된다 (ITRS, Semiconductor Roadmap, (2003)). 특히, 그러한 고종횡비 특징의 금속(또한 '비아'로도 알려짐)을 기포가 없게 채우는(void-free filling) 것은 매우 어렵기 때문에, 직벽을 갖는 그러한 고종횡비 컨택트를 만드는 것은 상당한 기술적인 도전을 내포한다. 현대의 마이크로프로세서들은 과도하게 많은 열을 발생시킨다. 방열은 컴퓨터 프로세서의 클럭 주파수(clock frequency)와 트랜지스터 카운트가 증가함에 따라 점차 증가되어 왔다 (예컨대, Thompson, S., et al., in A 90 nm logic technology featuring 50 nm strained silicon channel transistors, 7 layers of Cu interconnects, low k ILD, and 1㎛2 SRAM cell, San Francisco, CA, United States, Institute of Electrical and Electronics Engineers Inc., 2002 at p 61 참조). 특히, 예컨대, 현재와 미래의 장치들에 있어 필요로 하는 크기의 구리 인터커넥트들은 많은 열을 발생시켜 전기적인 저항이 증가하게 되고, 결국 전류 수용 용량이 감소하게 된다. 비록 장치 및 시스템 제조자들이 이 열을 다른 곳으로 돌리는 것을 지금까지 그럭저럭 해왔지만, 이 임무는 마이크로프로세서가 더 빠르고 더 작아짐으로써 더 어려워지고 도전적이 되고 있다. 그러나, 프로세서에 있어 파워 버짓(power budget)을 결국 초과하지 않게 할 이러한 시스템들의 냉각을 위한 실질적인 해결책이 언젠가는 발견되어야만 한다. 요컨대, 이 모든 이유들 때문에, 대체 재료 및 프로세싱 기술을 찾는 것은 필연적이 되어 왔다. 탄소 나노 섬유(CNF) 및 탄소 나노튜브(CNT)를 포함한 탄소 나노구조체들은 나노전자공학, 나노전자기계 시스템(NEMS), 센서, 컨택트 전극(contact electrode), 나노포토닉스(nanophotonics) 및 나노 바이오 기술(nano-biotechnology)에 있어서의 미래 성장을 위한 가장 장래성 있는 후보들 중의 일부라고 생각되어 진다. 이는 대개 그들의 일차원적인 성질 및 독특한 전기적, 광학적, 기계적 특성 때문이다. 특정한 특성들을 낳도록 하기 위해 특정한 기능성을 부여하는 그 중요한 화학적 성질(principal chemistry)이 기초하고 있는 C60, C70과 같은 풀러린(fullerene)에 반해, CNT는 다른 직경, 피치(pitches) 및 길이의 튜브의 설계 및 제작을 통해 거의 제한 없는 변화를 제공한다. 더욱이, 풀러린은 독특한 화학적 특성을 갖는 여러 가지 개별 분자들을 만들 가능성을 제공하는데 반하여, 탄소 나노튜브 및 탄소 나노섬유는 우수한 전기·열 전도도와 강도를 지닌 분자 스케일의 부품을 만들 가능성을 제공한다 (예컨대, Nanoelectronics and Information Technology, R. Waser (Ed.), Wiley-VCH, 2003, at chapter 19 참조) 탄소 나노튜브와 탄소 나노섬유는, 적어도 이들의 전기적, 열적 특성 및 강도 때문에 인터커넥트 기술로서 및 두 개의 능동 소자로 고려되어 왔다. 예컨대, 탄소 나노튜브의 높은 전자 이동성(79,000cm2/Vs)은 최신식의 MOSFET 장치의 그것을 능가한다 (예컨대, Durkop, T., et al, Nano Letters, 4(1), 35, (2004) 참조). 더욱이, 탄소 나노튜브의 극도로 높은 전류 수용 용량(1010A/cm2)(예컨대, Wei, B. Q., et al, Appl. Phys. Lett., 79(8), 1 172, (2001) 참조)은, 구리 인터커넥트(~106 A/cm2)와 비교할 때, 탄소 나노구조체가 ITRS에서 예상된 인터커넥트에 있어서의 심각한 문제점에 대한 해결책을 잠재적으로 가진다는 것을 의미한다. 추가적으로, 구리는 약 106 A/cm2에서 타버리는데 반해 나노튜브 및 나노섬유는 109 A/cm2까지 감당할 수 있다. 또한 빽빽이 패킹된 나노구조체 묶음은 구리보다 대체로 낮은 저항을 갖는다. 더욱이, 나노튜브/나노섬유의 이방성 열전도도(anisotropic thermal conductivity)(6,000 W/Km)(예컨대, Hoenlien, W., et al, IEEE Trans. Compon. and Packaging Tech., 27(4), 629, (2004) 참조)는 반도체 장치에 있어서 증대하는 열손실의 문제점 해결에 있어 또한 예외적으로 장래성이 있다. CNT/CNF 비아(via) 또는 인터커넥트에의 더해진 가치는, 고종횡비를 갖는 나노미터 차원으로의 확장성이다. Kreupl 등은 같은 치수의 CNT와 금 전선 사이의 저항을 비교 분석하였고, 크기 효과를 고려함으로써 그들은 CNF가 보통의 금속화 체계와 쉽게 경쟁할 수 있고 더 낮은 저항 등급의 명령들을 달성할 가능성을 제공할 수 있다는 것을 보여주었다 (예컨대, Kreupl, F.; Graham, A. P.; Duesberg, G. S.; Steinhogl, W.; Liebau, A.; Unger, E.; Honlein, W., Microelectronic Engineering, (2002), 64, (1 -4), 399 참조). 최근에 Naeemi 등에 의해 행해진 인터커넥트로서의 CNT에 대한 이론적인 연구는, (2010년에 예상되는) 45 nm 노드(node)에서의 성능 향상이 현재의 구리 인터커넥트와 비교해 사소한 것이나, (2016년에 예상되는) 22 nm 노드에서 나노튜브 인터커넥트는 구리 전선보다 80%까지 더 빨라질 것이라고 밝혔다. 이 경우에, CNT의 묶음은 양자선(quantum wire)에 존재하는 낮은 상태 밀도(density of state) 때문에 단일 CNT보다 더 우수하고, 이는 단위 길이당 커다란 운동 인덕턴스(kinetic inductance)를 야기하고, 이는 다시 느린 파동 전파(wave propagation)를 야기한다. CNF는 구조적 배열 때문에 아마 CNT보다 더 높은 상태 밀도를 가지기 때문에, 따라서 CNF는 아마도 더 우수한 인터커넥트 재료가 될 수 있었다. 전류가 흐르는 동안의 안정성에 관하여, Wei 등은 109 A/cm2을 초과하는 전류 밀도에서 350시간의 기간 후에 MWCNT의 분해를 관찰하지 못했다 (Wei, B. Q.; Vajtai, R.; Ajayan, P. M., Applied Physics Letters, (2001), 79, (8), 1172). 일반적으로, 현존하는 상보성 금속 산화막 반도체(CMOS) 제작 기술과 호환이 가능한 전자 장치를 제작하는 것이 아주 바람직하다. 산업 공정에서 CNT를 탐구하는데 있어서의 필요 조건은 높은 재현성을 갖는 장치의 대량 생산을 제어할 수 있느냐이다. 높은 순도와 높은 수율 때문에, 화학기상 증착법(CVD; chemical vapor deposition)은 통용되고, 길이, 직경, 형상, 배향에 대한 제어와 함께 정확한 위치에서 나노튜브를 성장시킬 가능성을 제공하는 이로운 성장 방법이다. 따라서, 많은 전자, 나노전자기계 시스템과 인터커넥트 애플리케이션(interconnect application)에 있어, 기존의 CMOS 기반 전자 산업 제조 공정 내로의 탄소 나노구조체의 통합 가능성은 혁신적인 기술 발전이 될 것으로 예상된다. 그러나, 이러한 통합이 이루어질 수 있기 전에, 해결될 필요가 있는 CMOS 호환 장치 제작 공정에 내재되어 있는 많은 공학적 문제 및 재료 문제가 있다. 이들 문제에 대한 해결책은 아직 제시되지 않고 있다. 예컨대, 나노구조체의 성장과 관련된 문제들이 있다. 비록 탄소 기반 나노구조체를 만들기 위해 수많은 기술이 개발되고 증명되어 왔을지라도, 그 기술들은 기존 산업 제작 공정 내로의 통합 및 대량 생산에 관한 약점들을 가진다. 현저한 약점들은 다음과 같다 : (a) 반도체와 금속의 특성 중 어느 하나를 가진 예상 가능한 형태에 대한 제어, (b) 개별 구조들이 성장될 때 및 성장되자마자 이들의 정밀한 국소화(localization), (c) 성장된 나노구조체와 기판 사이의 인터페이스에 있어 예상 가능한 전기적인 특성들. 모든 전술한 약점들을 해결하는 하나의 해결책으로 알려진 것은 없다. 탄소 나노구조체를 합성하는 가장 눈에 띄는 기술들은 아크 방전(예컨대, Iijima,S., Nature, 354, 56, (1991); 및 Kratschmer,W.; Lamb,L.D.; Fostiropoulos,K.; Huffman,D.R., Nature, 347, 354, (1990) 참조), 레이저 증착법(laser vaporization)(예컨대, Kroto,H.W.; Heath,J.R.; O'Brien,S.C; Curl,R.F.; Smalley,R.E., Nature, 318, 162, (1985) 참조), CVD로 언급되는 촉매화학기상 증착법(CCVD; catalytic chemical-vapor deposition)(Cassell,A.M.; Raymakers,J.A.; Jing,K.; Hongjie,D., J.Phys.Chem.B, 103, (31), (1999)), 촉매 플라즈마 화학기상 증착법(C-PECVD; catalytic plasma enhanced chemical-vapor deposition)(Cassell,A.M.; Qi,Y.; Cruden,B.A.; Jun,L.; Sarrazin,P.C; Hou Tee,N.; Jie,H.; Meyyappan,M., Nanotechnology, 15(1), 9, (2004); 및 Meyyappan,M.; Delzeit,L.; Cassell,A; Hash,D., Plasma Sources, Science and Technology, 12(2), 205, (2003))을 포함하고, 상기 모든 참고문헌은 전체로서 본 명세서에 통합된다. 높은 순도와 수율 때문에, CVD는 통용되고 이로운 성장 방법이며, 사실 모든 성장 기술 중에서도 CMOS 호환성은 CCVD 방법에 대해서만 증명되어 왔다. (나노튜브 장치의 모놀리식 집적(monolithic integration)이 n-채널 반도체(NMOS)회로에서 수행되는 경우, Tseng 등 참조 (Tseng,Y.-C; Xuan,P.; Javey,A.; Malloy,R.; Wang,Q.; Bokor,J.; Dai,H., Nanotechnology, 4(1), 123-127, (2004), 참고로서 본 명세서에 통합됨). 다양한 방법에 의해 성장된 재료의 특성의 제어와 관련된 특정한 문제가 있다. 탄소 나노구조체를 성장시키는 수많은 다른 성장 방법들이 존재한다고 할지라도, 나노구조체와 기판 사이의 인터페이스 특성, 나노구조체의 몸체 및 팁(tip)을 제어하는 것은 하나의 성장 방법을 이용함으로써 잘 제어된다는 것이 아직 입증되지는 않았다. CVD는 탄소 나노구조체 성장을 촉진시키기 위해 대체로 금속 촉매를 사용한다. 상기 촉매의 중요한 역할은 탄소 운송종(carbon carrying species)내의 결합을 끊고, 탄소 운송종의 표면에 탄소를 흡수시키고 인터페이스 주변 또는 인터페이스를 통한 탄소의 확산에 의해 흑연판을 다시 만드는 것이다(예컨대, Kim,M.S.; Rodriguez,N.M.; Baker,R.T.K., Journal of Catalysis, 131, (1), 60, (1991); 및 Melechko,A.V.; Merkulov,V.L; McKnight,T.E.; Guillorn,M.A.; Klein,K.L.; Lowndes,D.H.; Simpson,M.L., J.App.Phys., 97(4), 41301, (2005) 참조, 상기 두 문헌은 참고로써 본 명세서에 통합된다). 나노튜브의 성장은 보통 실리콘 또는 다른 반도체 기판 상에서 행해진다. CMOS 호환 도전 금속 기판 또는 금속 하층 상의 금속 촉매로부터의 성장은 기술이 거의 부족하고, 적어도 상이한 금속들은 상이한 조건들을 필요로 하기 때문에 사소하지 않다고 판명되었다. 이는 성장하는 나노구조와 도전 기판 사이에 좋은 컨택트를 만들고 양질의 성장한 나노구조체를 만드는 것이 어렵다는 것을 알았기 때문이다. 나노구조체와 기판 사이에 예상할 수 있는 인터페이스 특성을 가지면서, 결과 나노구조체의 직경, 길이, 형태를 제어하는 것이 어렵다는 것이 또한 판명되었다. 그럼에도 불구하고, CMOS 호환구조를 만들기 위해, 도전 기판을 이용하는 것은 필수적이다. 특히, 이는 금속 기판 또는 베이스층이 나노구조체에의 전기적 연결을 위한 하부 전극(bottom electrode)으로서의 역할을 하기 때문이다. 금속 하층과 촉매층 사이에 실리콘 버퍼층을 갖는 금속 하층 상에, 탄소 나노튜브 어레이(array)를 만드는 방법은 리우(Liu) 등에 의한 미국 특허 공개 공보 No.2004/0101468에 기술되어 있다. 상기 공보에 따르면, 버퍼층이 촉매가 기판 내로 확산되는 것을 막고, 또한 금속 하층이 탄소 나노구조체 대신에 바람직하지 못하게 비결정성탄소(amorphous carbon)를 형성하는, 탄소원 가스(carbon source gas)와 반응하는 것을 막는다. 상기 공보에 따르면, 상기 공정은 나노구조체를 형성하기에 앞서, 촉매층의 산화를 거쳐, 촉매 입자를 형성하기 위해 300-400℃에서 10시간 동안 기판을 대기 중에서 기판을 어닐링(annealing)하는 것을 부자연스럽게 포함한다. 각각의 촉매 분자가 나노구조체의 성장을 촉진시키는 근원으로서의 역할을 한다. 그러나, 상기 공보에 따른 방법은, 나노구조체의 구성 또는 특성의 제어를 허용하지 않고, 생산된 나노튜브는 구부러지고 조직이 파괴된다. 따라서, 나노구조체의 수많은 특성들이 제어될 수 있어서, 탄소 나노구조체에 기반한 인터커넥트 및 방열기가 신뢰성있게 제작될 수 있는 식으로, 금속 기판 상에 탄소 나노구조체를 성장시키는 방법의 필요성이 있다. 본 명세서 내의 발명의 배경 기술의 검토는 발명의 개념을 설명하기 위해 포함되었다. 이는 언급된 어떠한 재료도 청구항들 중 어느 청구항의 우선일에 반포, 공개 또는 통상 지식의 일부라는 자백으로 받아들여져서는 안된다. 명세서의 상세한 설명과 청구항 전반의 "포함하다(comprise)"라는 단어 및 "포함하는(comprising)", "포함하다(comprises)"와 같은 그 변형들은 다른 첨가물(additivies), 부품(components), 정수(integers) 또는 단계(steps)를 제외하려는 의도는 아니다.