실리콘 탄화물 소자들을 위한 에지 말단 구조들 및 이와결합한 실리콘 탄화물 소자들의 제조 방법들 document_id A220623065231

(관계 출원들과의 상호참조) 본 출원은, 2003년 12월 9일 출원된 미국특허출원번호 제10/731,860호의 분할출원이고, 2003년 1월 15일 출원된 미국임시특허출원번호 제60/440,193호 "실리콘 탄화물 소자들을 위한 다중 부유 보호 고리 에지 말단 및 이와 결합한 실리콘 탄화물 소자들 제조 방법(MULTIPLE FLOATING GUIDE RING EDGE TERMINATION FOR SILICON CARBIDE DEVICES AND METHODS OF FABRICATING SILICON CARBIDE DEVICES INCORPORATING SAME)"의 우선권을 주장하는 2005년 11월 8일 출원된 미국특허출원번호 제11/268,789호, "실리콘 탄화물 소자들을 위한 다중 부유 보호 고리 에지 말단 및 이와 결합한 실리콘 탄화물 소자들 제조 방법(MULTIPLE FLOATING GUARD RING EDGE TERMINATION FOR SILICON CARBIDE DEVICES AND METHODS OF FABRICATING SILICON CARBIDE DEVICES INCORPORATING SAME)"의 일부계속출원(continuation in part, CIP)이며, 이에 개시된 내용들은 전체로서 설명하는 바와 같이 본 명세서에서 참조로서 결합된다. 예를 들어, 약 600V 내지 약 2.5 kV 사이에서 전압들을 사용할 수 있는 고전압 실리콘 탄화물 (SiC) 쇼트키 다이오드들은, 유사한 전압 등급들로 제조된 실리콘 PIN 다이오드들과 경쟁하도록 기대된다. 이러한 다이오드들은, 그들의 활성영역에 의존하여, 약 100 암페어 또는 그 이상의 전류를 사용할 수 있다. 고전압 쇼트키 다이오드들은, 특히 전력 조건, 분배 및 제어의 분야에서 많은 주요 어플리케이션들을 가진다. 이러한 어플리케이션들 내의 SiC 쇼트키 다이오드의 주요 특징은 스위칭 속도이다. 통상적으로 실리콘계 PIN 소자들은 상대적으로 낮은 스위칭 속도들을 나타낸다. 실리콘 PIN 다이오드는, 그의 전압 등급에 의존하여, 약 20 kHz의 최대 스위칭 속도를 가질 수 있다. 반면, 실리콘 탄화물계 소자들은 이론적으로 매우 높은 스위칭 속도들을 가질 수 있고, 이는 예를 들어, 실리콘에 비하여 약 100배 이상이다. 또한, 실리콘 탄화물 소자들은 실리콘 소자들에 비하여 높은 전류 밀도를 사용할 수 있다. 종래의 SiC 쇼트키 다이오드 구조는 드리프트(drift) 영역으로서 기능하는 n- 에피택셜 층이 그 상에 형성된 n-형 SiC 기판을 가진다. 일반적으로 소자는 상기 n-층 상에 직접적으로 형성된 쇼트키 콘택을 포함한다. 상기 쇼트키 콘택을 둘러싸는 것은 통상적으로 이온 주입에 의하여 형성되는 p-형 접합 말단 연장(junction termination extension, JTE) 영역이다. 주입되는 이온들(implants)은 알루미늄, 보론, 또는 모든 적절한 p-형 도판트일 수 있다. 상기 JTE 영역의 목적은 에지들에서 집중된 전기장을 감소시키거나 또는 방지하는 것이고, 또한 공핍 영역과 상기 소자의 표면과의 상호작용을 감소시키거나 또는 방지하는 것이다. 표면 영향들은 불균일하게 확장되는 공핍 영역을 야기할 수 있고, 이는 상기 소자의 항복전압에 나쁜 영향을 끼칠 수 있다. 다른 말단 기술들은 표면 영향들에 의하여 더 강하게 영향받을 수 있는 보호 고리들 및 부유 필드 고리들을 포함한다. 또한, 상기 공핍 영역이 상기 소자의 에지로 연장되는 것을 방지하기 위하여, 채널 정지 영역이 질소 또는 인과 같은 n-형 도판트들의 이온 주입에 의하여 형성될 수 있다. SiC 쇼트키 다이오드들의 추가적인 종래의 말단들은 Singh 등에 의한 "낮은 누설 및 높은 수율을 가지는 4H-SiC 쇼트키 다이오드들의 평면 말단들(Planar Terminations in 4H-SiC Schottky Diodes With Low Leakage And High Yields)" (ISPSD '97, pp. 157-160)에 개시되어 있다. SiC 쇼트키 배리어 다이오드를 위한 p-형 에피택시 보호 고리 말단은 IEEE Electron Device Letters, Vol. 16, No. 7, July, 1955, pp. 331-332, Ueno 등에 의한 "고전압 SiC 쇼트키 배리어 다이오드들을 위한 보호 고리 말단(The Guard-Ring Termination for High-Voltage SiC Schottky Barrier Diodes)"에 개시되어 있다. 또한, 다른 말단 기술들은 PCT 출원번호 제WO 97/08754호, "전압 흡수 에지를 가지는 PN 접합을 포함하는 SiC 반도체 소자(SiC Semiconductor Device Comprising A PN Junction With A Voltage Absorbing Edge)"에 개시되어 있다 상술한 바와 같이, 접합 말단 연장(joint termination extension, JTE), 다중 부유 보호 고리들(multiple floating guard ring, MFGR) 및 필드 플레이트들(field plate, FP)은 고전압 실리콘 탄화물 소자들 내의 말단 구성들 내에 일반적으로 사용된다. JTE는 매우 효과적인 에지 말단일 수 있으나, JTE는 또한 활성 도핑 농도의 산출물과 접합 깊이의 엄격한 제어를 요구한다. 또한, 추가되는 제조 비용들은 추가된 포토리소그래피 및 이온주입 단계들의 결과로서 발생할 수 있다. 필드 플레이트(FP)는 또한 소자의 에지 말단을 위한 종래의 기술이며, 비용-효과적일 수 있다. 종래의 필드 플레이트 소자들에 있어서, 높은 필드들은 금속 필드 플레이트 하에 산화물층에 의하여 지지된다. 이러한 기술은 반도체 내의 가장 높은 필드가 상대적으로 낮은 실리콘 소자들을 위하여 적절하게 수행된다. 그러나, SiC 소자들에 있어서, 차단 상태의 전기장들은 매우 높을 수 있고(2 MV/cm까지), 산화물-반도체 계면에서 2.5의 인수로서 곱해진다. 이는 매우 높은 산화물 필드들을 형성하고, 장기간의 신뢰성 문제를 야기할 수 있다. 따라서, 필드 플레이트는 SiC 소자들에의 사용에는 적합하지 않다. JTE에 추가하여 다중 부유 보호 고리들은, 주입 이온 도즈 변화에 대한 JTE의 민감도를 감소하기 위한 기술로서 제안된다. 이에 대하여는 Kinoshita 등의 "보호 고리 도움 RESURF: SiC 전력 소자들을 위한 안정적이고 높은 항복 전압을 제공하는 새로운 말단 구조(Guard Ring Assisted RESURF: A New Termination Structure Providing Stable and High Breakdown Voltage for SiC Power Devices)" (Tech. Digest of ISPSD '02, pp. 253-256)를 참조한다. 이러한 기술들은 주입 이온 도즈 변화에 대한 민감도를 감소시킨다고 알려져 있다. 그러나, 상기 보호 고리들은 상기 JTE의 내부 에지 및 상기 JTE의 외부에 추가됨에 따라, 말단을 위해 사용되는 면적은 JTE 만의 면적에 비하여 거의 세 배로 증가된다. 또한, JTE에 비하여 적은 제조 단계들을 사용하기 때문에, MFGR은 에지 말단의 비용-효과적인 방법일 수 있다. 그러나, MFGR은 산화물-반도체 계면에서 표면 전하들에 대하여 매우 민감할 수 있다. 이상적인 다중 부유 보호 고리들(MFGR) 말단의 이상적인 전기장 프로화일이 도 1(a) 내지 도 1(d)에 도시되어 있다. 도 1(a)는 종래의 MFGR 소자를 도시하며, p-형 SiC 보호 고리들 사이의 공간은 단순화를 위하여 균일하게 도시되어 있다. 차단 상태에서, 상기 공핍 영역은 주접합(main junction)에서 시작되어 측방향 및 수직으로 연장된다. 상기 공핍 영역이 제1 보호 고리를 천공하는 경우에는, 상기 제1 보호 고리의 포텐셜은 상기 주접합에 고정된다. 여기에서, 상기 보호 고리의 펀치-스루 측은 n-영역 내로 작은 양의 홀들을 주입한다. 이와 같이 손실된 전하는 상기 보호 고리의 외부 에지에서 n 전하의 공핍에 의하여 대치된다. 상기 공핍 영역이 최종 보호 고리에 도달할 때까지, 이러한 펀치-스루 및 전하 주입이 계속된다. 상기 보호 고리들 사이의 공핍된 n-전하의 양이 동일하므로(균일한 공간 MFGR), 도 1(b)에 도시된 바와 같이, 각각의 보호고리가 나타내는 피크 x-필드는 모든 보호고리들에 대하여 동일하다. 그러나, 도 1(c)에 도시된 바와 같이, 피크 y-필드는 모든 보호 고리들에 대하여 다르며, 이는 n-전하 공핍의 양이 모든 보호 고리들에 대하여 다르기 때문이다. 가장 높은 y-필드 값은 상기 주접합에서 나타나고, 후속하는 보호 고리들은 y-필드의 레벨들을 감소시킨다. x-필드와 y-필드의 벡터 합은 도 1(d)에 도시되어 있고, 도 1(a)에 원으로 표시된 상기 주접합의 바닥 구석에서 가장 높은 전기장을 나타낸다. 따라서, 균일하게 공간을 차지하는 MFGR 말단이 사용되는 경우에는, 항복은 원으로 표시된 상기 주접합의 바닥 에지에서 발생할 수 있다. 각각의 부유 보호 고리가 동일한 전기장을 지지하는 것을 원하는 경우에는, 상기 보호 고리들 사이의 공간이 달라질 수 있다. 상기 주접합과 가장 안쪽의 보호 고리 사이의 공간은 가장 작을 수 있고, 가장 바깥쪽의 보호 고리에서의 공간이 가장 클 수 있다. MFGR 말단 구성에서의 가장 중요한 관점들 중 하나는, 산화물-반도체 계면에서의 전하에 대한 높은 민감도이다. 금속-산화물-반도체(MOS) 트랜지스터들의 MOS 게이트 영역들에서의 총 전하는 매우 낮을 수 있다. 그러나, 필드 산화물들은 열적으로 성장한 게이트 산화물들과 비교하여 통상적으로 매우 낮은 품질을 가지며, 플라즈마 공정 단계들은 더 많은 산화물 전하들을 가질 수 있다. 많은 양의 포지티브 전하가 산화물- 반도체 계면에 존재하는 경우에 있어서, 가볍게 도핑된 n-층의 표면이 n+ 영역들로 되며, 이는 균일-포텐셜 라인들을 압축한다. 이는 산화물-반도체 계면에서 매우 높은 필드가 되며, 따라서 소자들을 위한 차단 전압을 감소할 수 있는 부유 보호 고리들의 유효성을 감소시킬 수 있다. 또한, 대부분 포지티브인 이러한 전하는 산화물-반도체 계면을 향하여 또는 이로부터 이동하며, 시간에 의존하는 항복 전압, 또는 항복 워크-아웃(walk-out)을 야기한다. 항복 워크-아웃은 상기 항복 전압이 제1 수치에서 시작하고, 시간과 바이어스에 따라 증가하는 것을 지칭한다. 이러한 문제점은 실리콘 탄화물 소자들 내에서 더 두드러지며, 이는 필드 산화물들이 일반적으로 증착되기 때문이다. 통상적으로 증착된 산화물들은 열적으로 성장한 층들과 비교하여 열등한 특성을 가지며, 실리콘 탄화물 소자 내의 산화물-반도체 계면은 실리콘 소자와 비교하여 더 높은 전하 밀도를 가진다. 각각의 보호 고리 상에 오프셋(offset) 필드 플레이트들을 위치시키는 것이 일마즈(Yilmaz)의, "좁은 접합들을 가지는 고전압 차단 구조들의 최적화 및 표면 전하 민감성(Optimization and Surface Charge Sensitivity of High Voltage Blocking Structures with Shallow Junctions)" (IEEE Transactions on Electron Devices, Vol. 38, No. 3, July 1991, pp. 1666-1675)에 의하여 제안되었다. 이러한 구조는 도 2에 도시되어 있다. 도 2에 도시된 바와 같이, n-형 반도체 층(10)은 그 내에 형성된 주접합(12)과 일련의 부유 보호 고리들(14)을 가진다. 산화물층(16)은 반도체 층(10) 상에 제공되고, 산화물층(16) 내에 개구부들이 제공된다. 오프셋 필드 플레이트들(18)은, 부유 보호 고리들(14)과 접촉하고 산화물층(16) 상으로 연장되도록 개구부들 내에 제공된다. 상기 일마즈(Yilmaz)의 논문에는, 각각의 보호 고리가 지지하는 전압이 균일하게 분포하고 기생 전하들에 대한 민감도는 계면에 인접하여 균일-포텐셜 라인들을 확장함으로써 감소시킬 수 있다는 것이 개시되어 있다. 이러한 기술은 실리콘 소자들에서 상대적으로 용이하게 수행될 수 있고, 이는 실리콘 소자들 내의 드리프트 층의 도핑 밀도가 일반적으로 낮기 때문이고, 보호 고리들은 그들 사이에 적절하게 큰 공간을 가질 수 있다. 그러나, 실리콘 탄화물 소자들에 있어서, 상기 드리프트 층 내의 도핑 밀도들은, 동일한 차단 능력을 가지는 실리콘 소자에 비하여, 100 배 또는 그 이상이고, 또한 각각의 보호고리가 지지하는 전기장은, 실리콘 소자에 비하여, 10 배 또는 그 이상이다. 따라서, 실리콘 소자와 비교하여 상기 보호 고리들은 서로에 대하여 매우 가깝게 위치할 필요가 있을 수 있고, 요구될 수 있는 필드 산화물 두께는, 실리콘 소자에 사용되는 경우에 비하여, 더 두꺼울 수 있다. 실리콘 탄화물 소자들의 경우에는, 이러한 요구들이, 예를 들어 포토리소그래피와 같은 종래의 제조 기술들을 사용하여 달성하기 어려울 수 있고, 이는 오프셋 필드 플레이트-부유 보호 고리 구조가 각각의 보호고리와 분리되어 접촉하는 각각의 필드 플레이트를 가지기 때문이고, 상기 보호 고리의 에지가 후속의 보호 고리의 에지와 중첩되지 않아야 하기 때문이다. 이러한 요구들을 충족하기 위하여 각각의 보호 고리는 연장될 필요가 있을 수 있고, 보호 고리들의 정렬 공차는 0.25 μm 이하가 되어야 한다. 이러한 정렬 요구들은, SiC를 위한 종래의 콘택 정렬계를 이용하여 달성하는 것이 불가능하지 않더라도 어려울 수 있다. 또한, 산화물의 두께가 요구될 수 있으므로, 스텝 커버리지들은 오프셋 필드 플레이트-부유 보호 고리 구조에 대한 새로운 문제점일 수 있다. 또한, 필드 플레이트 설계에 있어서, 상기 산화물이 필드 또는 전압들을 지지하기 때문에, 산화물의 품질은 요구하는 결과를 달성하기 위하여 중요할 수 있다. 실리콘 탄화물 소자들 내의 산화물들은 실리콘 소자들 내에 산화물에 비하여 일반적으로 낮은 품질을 가질 수 있다. 또한, 상기 오프셋 필드 플레이트-부유 보호 고리 구조는 실리콘 탄화물 소자들에 대하여 적용되지 못할 수 있다. 종래의 보호 고리를 기초로 하는 SiC 쇼트키 소자들은 상기 실리콘 탄화물의 표면의 양극 산화가 더 수행될 수 있고, 이는 역 차단 상태에서 보호 고리들을 통하여 흐르는 중요한 전류 흐름과 관련될 수 있다. 양극 산화 공정에 있어서, 실리콘 탄화물 표면 상의 폴리이미드 패시베이션 층들 내에 포함된 산소는, 실리콘 산화물을 형성하기 위한 높은 전기장들에 의하여 야기된 전류의 존재에 의하여, 실리콘 탄화물 기판과 반응할 수 있다. 상기 실리콘 탄화물 표면의 양극 산화는 상기 실리콘 탄화물 표면 상의 낮은 품질의 산화물층을 형성할 수 있고, 이에 따라 에지 말단의 유효성을 감소할 수 있다.