클락 및 파워 그리드 표준 셀을 사용한 ＡＳＩＣ 설계 document_id A220623065372

ASIC(Application Specific Integrated Circuit)는 특정 용도로 맞춤 설계된 집적 회로이고, 또한 SoC(System on Chip)으로 칭해진다. ASIC 실시의 몇개 예를 휴대폰, 자동차 컴퓨터 및 PDA(personal data assistants)에서 찾아볼 수 있다. 상기 기재된 예들은 제한된 기능성을 가지므로, 특정 업무를 행하도록 사용된다. ASIC 설계의 대조적인 예는 마이크로 프로세서이다. 마이크로 프로세서는 많은 목적에 맞게 설계된다. ASIC 설계의 첫 번째 단계는, 제조할 ASIC의 기능적 요구사항을 결정하는 설계 엔지니어 팀에 의해 시작된다. 요구되는 기능이 결정되면, 설계 팀은 HDL(hardware description language)을 사용하여 ASIC의 설명을 구성한다. 이 단계의 제조 공정은 RTL(Register Transfer Level) 설계로 통상적으로 지칭된다. HDL은 회로의 동작, 그 설계 및 시뮬레이션을 통해 그 동작을 검증하는 테스트를 설명하도록 사용된다. Synopsys에 의한 Design Compiler™ 등의 논리 합성 툴이 사용되어 표준 셀로 불리는 저레벨 구성물의 대규모 집합으로 RTL 설계를 변형할 수 있다. 표준 셀은 ASIC의 기본 빌딩 블록이다. 일반적으로 라이브러리로부터 취해진 표준 셀은 게이트의 미리-특성화된 집합으로 구성된다. ASIC 설계에서 사용되는 표준 셀은 ASIC 설계의 의도된 기능에 고유한 것이다. 필요한 전기적 접속을 제공하는, 표준 셀과 파워 그리드의 결과의 집합은 게이트-레벨 네트리스트라고 불린다. 게이트 레벨 네트 리스트는 배치 툴에 의해 처리되고, 배치 툴은 개별 표준 셀을 파워 그리드 내의 지정된 영역에 하나씩 배치한다. 표준 셀은 셀 설계의 복잡도에 근거하여 셀내에 로컬 라우팅을 위한 가변 수의 금속 층을 사용한다. 표준 셀의 배치는 다양한 특정 제약을 받는다. 그러므로, 모든 표준 셀이 요구된 높이와 동일한 높이 또는 그 몇 배의 높이를 가지도록, 일반적으로 표준 셀에는 높이 요구가 설정된다. ASIC 제조의 최종 단계 동안, 라우팅 툴은 표준 셀과 파워 그리드 사이에 전기 접속을 형성한다. 지연, 클락 스큐, 기생 저항 및 용량, 및 파워 소비에 대한 추정이 또한 행해져서 테스트의 최종 단계에서 사용된다. 이 단계의 테스트 동안, 장치의 성능을 향상시키기 위해 설계의 변화가 이루어질 수 있다. 테스트가 완료되면, 칩 제조를 위한 설계가 최종적으로 공개된다. ASIC를 설계할 때 중요한 영역 중 하나는 클락 분배이다. ASIC 클락 분배 네트워크는 사용된 레이아웃 영역, 클락 삽입 지연 및 클락 스큐를 특징으로 한다. 클락 스큐는 동기화 회로에서 보여지는 현상으로, 클락 신호가 다른 시간에 회로의 다른 구성 성분에 도달할 때, 즉, 클락 소스로부터의 클락 삽입 지연이 각 구성 성분에 대해 다를 때 발생한다. 클락 신호는 클락 회로에 의해 발생되고, 클락 버퍼와 금속 라우팅의 균형된 네트워크에서 ASIC를 통해 분배되어 있다. ASIC 클락 분배 네트워크에 대한 2개의 일반적인 구조는 클락 트렁크(Clock Trunk)와 클락 트리(Clock Tree)이며, 각각은 다른 물리적, 전기적 특성을 가지며, 애플리케이션에 의거하여, 애플리케이션에서 사용하는데 하나의 클락 구조가 다른 것보다 유익할 수 있다. 클락 트렁크 구조는 그 설계에서 큰 중앙 컨덕터 또는 트렁크를 통합하여, 트렁크의 양쪽의 ASIC 구성 성분에 클락 신호를 분배하기 위해 트렁크로부터 수직으로 연장하는 더 작은 브랜치 컨덕터로, 하나 또는 양 끝으로부터 구동된다. 트렁크 클락 분배 네트워크는 클락 소스로부터 구동된 구성 성분까지 동일하지 않은 금속 경로를 갖기 때문에, 원래 불균형하여, 각 구성 성분으로의 금속 경로에서 다른 RC 지연으로 인해 클락 분배에 소량의 클락 스큐를 도입한다. 도 1은 클락 트렁크 구조(150)의 예를 나타낸다. 클락 트렁크 구조(150)는 컨덕터의 양측의 ASIC 구성 성분에 클락 신호(112)를 분배하기 위해 중앙 컨덕터로부터 수직으로 연장되는 더 작은 브랜치 컨덕터(113)를 포함하는 중앙 컨덕터(110)를 포함한다. 클락 신호 CLK(112)는 처음에 버퍼(116)를 통과하여 클락 신호 CLK'(117)가 된다. 신호 CLK'(117)는 버퍼(115, 111)를 통해 컨덕터(110)의 양측을 통과한다. 버퍼(111)는 클락 스큐를 최소화하기 위해 사용된 선택적인 버퍼이다. 트리 구조는 설계상으로 클락 소스로부터 구성 성분까지 동일한 경로를 갖는, 균형잡힌 클락 분배 체계이다. 트리 구조는 클락을 구성 성분에 분배하기 위해 중앙 분배점, 대칭 브랜칭, 버퍼링 및 서브 브랜칭을 사용한다. 클락 트리는 루트와 트렁크를 가지며 클락 소스를 제1 분기점으로 전달한다. 클락 트리의 각 브랜치의 금속 컨덕터는 통상적으로 그 자신이 클락 분배 네트워크에 무시할 정도의 클락 스큐를 도입하도록 밀접하게 정합되어 있다. 그러나, 클락 트리가 낮은 스큐를 나타내기 때문에, 네트워크 내의 모든 클락 버퍼는 밀접하게 정합된 특성을 가져야 하고, 이들 버퍼에 주어지는 부하는 균형잡혀야 한다. 클락 트리의 브랜치 대칭은 실용적이 되게 하여 ASIC 툴에 의해 자동적으로 생성된다. 최악의 경우의 스큐 마진에 따르는 완전한 클락 네트워크를 생성하는데 빠르기는 하지만, 이들 ASIC 툴은 맞춤 클락 트리 설계에서 얻을 수 있는 레벨까지 클락 스큐를 최소화하는 것에 실패한다. 도 1a는 내장된 클락 트리(107)의 특징을 나타내는 단순화된 로우-기반 셀 레이아웃(100)을 나타낸다. 셀 레이아웃(100)은 파워 그리드를 형성하는 2개의 전원 레일 VDD(101)와 VSS(103)를 포함한다. 표준 셀(105)이 전원 레일(101, 103) 사이의 파워 그리드에 놓여진다. 클락 회로(109)는 클락 트리(107)의 목적지, 즉, 노드(111, 113, 115, 117)에 보내진 클락 신호를 생성한다. 클락 회로(109)에서 시작된 클락 신호는 노드(113)까지 주행하는데 있어서 노드(111, 115, 117)까지 주행하는 것과 동일한 거리를 가져야 한다. 클락 신호가 노드(113)에 도달하는데 걸린 시간이 노드(111, 115, 117)에 도달하는데 걸린 시간보다 크거나 작으면, 클락 스큐가 존재한다. 각 노드에 이르는 시간 차이가 클수록, 클락 스큐가 커진다. 클락 트리의 보다 상세한 도면이 도 2a에 도시된다. H클락 트리(200)가 ASIC 설계에 일반적으로 사용된다. 클락 트리(200)는 4개의 리프(leaf), 즉 노드(201, 202, 203, 204)를 포함한다. 클락 트리(200)는 일련의 금속 와이어(210)와 버퍼(211)를 사용하여 만들어진다. 클락 신호 clk는 트리를 통해 보내져서, 노드 202에서 신호 clk', 노드 204에서 신호 clk"가 된다. 도 2b의 타이밍도는 클락 신호 clk, clk', clk" 를 도시한다. 타이밍도에서 볼 수 있는 것같이, 신호 clk', clk" 의 상승 에지의 삽입 지연이 현저하게 달라서, 스큐를 발생시킨다. 이러한 차이는 설계의 타이밍 설계에서 고려될 필요가 있다.