Ｕ-형상의 트랜지스터 및 대응하는 제조 방법 document_id A220623066547

집적 회로 설계자들이 보다 고속의 그리고 보다 소형의 집적 회로를 만드는 한 가지 방법은 집적 회로를 구성하는 개별 소자들 간의 분리 거리를 감소시키는 것이다. 기판을 가로질러 회로 소자들의 밀도를 증가시키는 이 프로세스는 통상적으로 디바이스 집적의 레벨을 증대시키는 것이라고 불린다. 보다 높은 집적 레벨을 갖는 집적 회로들을 설계하는 중에, 개선된 디바이스 구조들 및 제조 방법들이 개발되었다. 일반적인 집적 회로 소자의 일례는 트랜지스터이다. 트랜지스터들은 메모리 디바이스 및 프로세서를 포함하는 많은 다양한 타입의 집적 회로들에서 이용된다. 통상적인 트랜지스터는 기판 표면에 형성된 소스, 드레인, 및 게이트를 포함한다. 근래에, 보다 적은 기판 "실면적(real estate)"을 소비하고, 따라서 디바이스 집적의 레벨의 증대를 용이하게 하는 수직 트랜지스터 구조들이 개발되었다. 수직 트랜지스터 구조의 예들은 미국 특허 출원 10/933,062(2004년 9월 1일 출원; 대리인 사건 번호 MICRON.299A; 마이크론 사건 번호 2004-0398.00/US)에 개시되어 있고, 그의 전체 개시 내용이 본 명세서에 참고로 통합된다. 이들 개선된 트랜지스터 구조들은 보다 작고 보다 고밀도로 채워질 수 있지만, 그것들은 또한 종종 상당히 더 복잡한 제조 프로세스들을 수반하므로 제조 시간 및 비용을 증가시킨다. 고밀도 수직 트랜지스터들이 트랜지스터 어레이에 인접하여 위치하는 논리 회로와 동일 기판 상에 어레이로 형성되는 경우 제조 복잡도는 한층 더 증가된다. 특히, 종래의 제조 기법들은 디바이스 어레이 영역 내 및 디바이스 주변 영역 내의 피처(feature)들을 독립적으로 정의하기 위해 개별 마스크들을 이용한다. 그 이유는 이들 두 영역들의 디바이스들을 정의하기 위해 상이한 프로세스 공정들 및 재료들이 이용되기 때문이다. 다이내믹 랜덤 액세스 메모리("DRAM") 디바이스 등의 종래의 반도체 기반 전자 저장 디바이스들은 메모리 셀들로 그룹화되는 다수의 트랜지스터 및 커패시터 소자들을 포함한다. DRAM 디바이스를 구성하는 메모리 셀들은 종종 수백만은 아니더라도 수천의 개별 메모리 셀들을 포함하는 보다 큰 메모리 어레이들로 배열된다. 그러므로, 수직 트랜지스터 구조와 같은 고밀도로 채워진 집적 회로 소자들을 형성하기 위해 이용되는 프로세스들의 복잡도를 감소시키려는 노력이 지속되고 있다. [발명의 간략 개요] 본 발명의 일 실시예에 따르면, 메모리 디바이스들의 어레이를 형성하는 방법이 기판의 제1 영역에서 복수의 깊은 트렌치(trench)들 및 복수의 얕은 트렌치들을 형성하는 단계를 포함한다. 상기 얕은 트렌치들 중 적어도 하나는 2개의 깊은 트렌치들 사이에 위치한다. 상기 복수의 얕은 트렌치들 및 상기 복수의 깊은 트렌치들은 서로 평행이다. 상기 방법은 상기 기판의 상기 제1 영역 및 제2 영역 위에 도전성 재료의 층을 퇴적(deposit)하는 단계를 더 포함한다. 상기 방법은 상기 도전성 재료의 층을 에칭하여 상기 기판의 상기 제1 영역 위에 복수의 갭(gap)들에 의해 분리된 복수의 라인들, 및 상기 기판의 상기 제2 영역 위에 복수의 능동 디바이스 소자들을 정의하는 단계를 더 포함한다. 상기 방법은 상기 기판의 상기 제2 영역을 마스킹하는 단계를 더 포함한다. 상기 방법은 상기 기판의 상기 제1 영역으로부터 상기 복수의 라인들을 제거함으로써, 상기 복수의 라인들이 제거된 복수의 노출 영역들을 생성하는 단계를 더 포함한다. 상기 방법은 상기 기판의 상기 제2 영역이 마스킹되어 있는 동안 상기 복수의 노출 영역들에서 복수의 가늘고 긴(elongate) 트렌치들을 에칭하는 단계를 더 포함한다. 본 발명의 다른 실시예에 따르면, 장치가 어레이 부분 및 로직 부분을 갖는 반도체 기판을 포함한다. 상기 장치는 상기 기판 어레이 부분에 형성된 적어도 하나의 U-형상의 반도체 구조를 더 포함한다. 상기 반도체 구조는 제1 기둥(pillar) 위에 위치하는 제1 소스/드레인 영역, 제2 기둥 위에 위치하는 제2 소스/드레인 영역, 및 상기 제1 및 제2 소스/드레인 영역들을 연결하는 U-형상의 채널을 포함한다. 상기 U-형상의 채널은 상기 반도체 기판과 접촉한다. 상기 장치는 상기 기판 로직 부분 위에 형성된 적어도 하나의 트랜지스터 디바이스를 더 포함하고, 상기 트랜지스터 디바이스는 게이트 유전층 및 게이트 재료를 포함한다. 상기 게이트 유전층은 상기 제1 및 제2 소스/드레인 영역들에 대하여 융기(elevate)되어 있다. 본 발명의 또 다른 실시예에 따르면, 메모리 디바이스가 어레이 부분 및 로직 부분을 갖는 기판을 포함한다. 상기 메모리 디바이스는 상기 기판의 상기 어레이 부분에 형성되어 있는 복수의 U-형상의 반도체 구조들을 더 포함한다. 상기 U-형상의 반도체 구조들은 중간 깊이(intermediate-depth) 트렌치들의 패턴에 의해 교차되는 교호하는 깊은 트렌치들 및 얕은 트렌치들의 패턴에 의해 정의된다. 상기 메모리 디바이스는 상기 기판의 상기 로직 부분 위에 형성된 복수의 트랜지스터 디바이스들을 더 포함한다. 상기 트랜지스터 디바이스들은 게이트 산화물층, 언캡(uncapped) 게이트 층, 및 측벽 스페이서 구조를 포함한다. 본 발명의 또 다른 실시예에 따르면, 방법이 기판 어레이 영역에서 복수의 얕은 트렌치들 및 복수의 깊은 트렌치들을 패터닝하는 단계를 포함한다. 상기 방법은 상기 기판 어레이 영역에서 복수의 중간 깊이 트렌치들을 패터닝하는 단계를 더 포함한다. 상기 중간 깊이 트렌치들은 상기 얕은 트렌치들 및 상기 깊은 트렌치들과 교차한다. 상기 중간 깊이 트렌치들, 얕은 트렌치들 및 깊은 트렌치들은 상기 기판 어레이 영역에서 복수의 U-형상의 트랜지스터 구조들을 정의한다. 상기 복수의 중간 깊이 트렌치들은 포토리소그래피 마스크에 의해 정의된다. 상기 방법은 기판 로직 영역에서 복수의 평면(planar) 트랜지스터 구조들을 패터닝하는 단계를 더 포함한다. 상기 복수의 평면 트랜지스터 구조들은 상기 포토리소그래피 마스크에 의해 정의된다. 본 발명의 또 다른 실시예에 따르면, 방법이 제1 포토리소그래피 마스크를 이용하여 반도체 기판의 어레이 부분에 제1 복수의 반도체 구조들을 패터닝하는 단계를 포함한다. 상기 방법은 제2 포토리소그래피 마스크를 이용하여 반도체 기판의 로직 부분에 제2 복수의 반도체 구조들을 패터닝하는 단계를 더 포함한다. 상기 방법은 상기 제2 포토리소그래피 마스크를 이용하여 상기 제1 복수의 반도체 구조들 위에 희생층(sacrificial layer)을 패터닝하는 단계를 더 포함한다. 상기 희생층은 상기 제2 복수의 반도체 구조들과 동시에 패터닝된다. 본 발명의 또 다른 실시예에 따르면, 방법이 제1 영역 및 제2 영역을 갖는 반도체 기판을 제공하는 단계를 포함한다. 상기 방법은 상기 기판 제1 및 제2 영역들 위에 도전층을 퇴적하는 단계를 더 포함한다. 상기 방법은 상기 기판 제1 및 제2 영역들 위에 퇴적된 상기 도전층을 패터닝하는 단계를 더 포함한다. 상기 방법은 상기 패터닝된 도전층을 이용하여 상기 기판 제2 영역 위에 평면 트랜지스터 구조를 형성하는 단계를 더 포함한다. 상기 방법은 상기 기판 제1 영역에서의 마스킹 프로세스에서 상기 패터닝된 도전층을 이용하는 단계를 더 포함한다. 본 발명의 또 다른 실시예에 따르면, 부분적으로 형성된 집적 회로가 제1 재료를 포함하고 기판의 제1 부분에 형성된 제1 복수의 피처들을 포함한다. 상기 제1 복수의 피처들은 제1 간격만큼 서로 분리된다. 상기 부분적으로 형성된 집적 회로는 제2 재료를 포함하고 상기 기판의 제2 부분에 형성된 제2 복수의 피처들을 더 포함한다. 상기 제1 복수의 피처들 및 상기 제2 복수의 피처들은 동시에 형성된다. 상기 제1 재료는 상기 제2 재료와 동일하다. 상기 부분적으로 형성된 집적 회로는 상기 제1 복수의 피처들 중 선택된 2개의 피처들 사이에 위치하고 그 2개의 피처들과 접촉하는 갭 충전 구조(gap fill structure)를 더 포함한다. 상기 부분적으로 형성된 집적 회로는 상기 제2 복수의 피처들에 인접하여 위치하는 복수의 측벽 스페이서들을 더 포함한다. 인접한 측벽 스페이서들은 분리 영역에 의해 서로 분리된다. 상기 복수의 측벽 스페이서들 및 상기 갭 충전 구조는 동일한 재료를 포함한다. 본 발명의 또 다른 실시예에 따르면, 메모리 디바이스가 어레이 부분 및 로직 부분을 갖는 기판을 포함한다. 상기 메모리 디바이스는 상기 기판의 상기 어레이 부분에 리세스(recess)되어 있는 복수의 반도체 구조들을 더 포함한다. 상기 메모리 디바이스는 상기 기판의 상기 로직 부분 위에 형성된 복수의 트랜지스터 디바이스들을 더 포함한다. 상기 트랜지스터 디바이스들은 게이트 산화물층, 언캡 게이트 층, 및 측벽 스페이서 구조를 포함한다. 상기 트랜지스터 디바이스들은 상기 복수의 반도체 구조들의 아래에 있는 층에 형성된다.