공유 메모리 멀티 비디오 채널 디스플레이 장치 및 방법 document_id A220623067039

본 출원은 2006년 4월 18일 출원의 미국 가출원 60/793,288, 2006년 4월 18일 출원의 미국 가출원 60/793,276, 2006년 4월 18일 출원의 미국 가출원 60/793,277, 그리고 2006년 4월 18일 출원의 미국 가출원 60/793,275의 이익을 주장하며, 이들 각 개시를 참고자료로 인용한다. 전통적으로, 멀티 비디오 채널 텔레비젼 디스플레이 스크린은 듀얼 채널 비디오 처리 칩을 구비하고 있는데, 이를 통해 사용자는 디스플레이 스크린의 여러 부분에서 동시에 하나 이상의 채널을 볼 수 있다. 화면 속에 화면을 디스플레이하는 이러한 형태를 흔히 화면 속 화면(Picture-In-Picture) 또는 PIP라 부른다. 도1A는 4:3의 가로세로비를 갖는 디스플레이 스크린의 여러 부분에 2개 채널을 디스플레이하는 예이다. 스크린(100A)은 스크린의 대부분에 제1 채널(112)를 디스플레이하고, 동시에 스크린의 상당히 작은 부분에 제2 채널(122)가 디스플레이된다. 도1B는 스크린의 다른 부분들 상에 실질적으로 동일한 가로세로비를 갖는 제1 및 제2 채널을 갖는 디스플레이의 예시인데, 아래에서 보다 상세히 설명될 것이다. PIP 디스플레이(100A)를 생성하는 전형적 텔레비젼 시스템이 도2에 도시되어 있다. 텔레비젼 디스플레이 시스템(200)은 텔레비젼 방송 신호(202), 하이브리드 TV 튜너(210), 베이스밴드 입력(280), 복조기(220), MPEG 코덱(230), 오프칩 스토리지(240), 오프칩 메모리(300), 비디오 프로세서(250), 외부 컴포넌트(예를들어, 디스플레이)(270)를 포함한다. 하이브리드 TV 튜너(210)는 텔레비젼 방송 신호(202)에 의해 제공되는 하나 이상의 텔레비젼 채널에 동조할 수 있다. 하이브리드 TV 튜너(210)는 디지털 텔레비젼 신호를 복조기(220)로 제공하고, 아날로그 비디오 신호 컴포넌트(예를들어, 복합 비디오 베이스밴드 신호(CVBS))를 비디오 프로세서(250)에 제공한다. 또한, 베이스밴드 입력(280)은 여러 텔레비젼 신호(예를들어, CVBS, 슈퍼 비디오(S-video), 컴포넌트 등)를 수신하고, 그들을 비디오 프로세서(250)으로 제공한다. 다른 외부 디지털 또는 아날로그 신호(예를들어, DVI 또는 고화질(HD))도 비디오 프로세서(250)에 제공될 수 있다. 비디오는 복조기(220)에 의해 복조되어, MPEG 코덱(230)에 의해 압축해제(decompress)된다. MPEG 코덱(230)에 의해 요구되는 몇몇 동작은 데이터를 저장하기 위해 오프칩 스토리지(240)를 사용할 수 있다. 이후, 디지털 신호는 비디오 프로세서(250)에 의해 처리되는데, 이는 외부 컴포넌트(270) 상의 디스플레이를 위한 적절한 신호(260)를 생성하는 듀얼 채널 프로세싱 칩일 수 있다. 비디오 프로세서(250)는 잡음 저감 및 디-인터레이싱과 같은 메모리 집중 비디오 프로세싱 동작(memory intensive video processing operations), 즉 3D YC 분리와 프레임률 변환(FRC:frame rate conversion)을 수행하는 오프칩 메모리(300)를 사용할 수 있다. 이러한 PIP 적용에서, 제1 채널(112)가 제2 채널(122)보다 더 중요하다고 일반적으로 생각한다. PIP를 생성하는데 사용되는 일반적인 듀얼 채널 프로세싱 칩은 제1 채널 비디오 파이프에 더 나은 품질의 엠퍼시스를 두는데, 이는 제1 채널(112)의 대형 디스플레이를 생성한다. 더 작은 디스플레이의 제2 채널(122)을 생성하는 제2 채널 비디오 파이프는 비용을 낮추기 위해 품질이 더 낮다. 예를들어, 디-인터레이싱, 잡음 저감 및 비디오 디코딩과 같은 3-D 비디오 프로세싱 동작은 제1 채널 비디오 파이프에서 구현될 수 있고, 반면 제2 채널 비디오 파이프에서는 단지 2-D 비디오 프로세싱 동작을 구현한다. 3-D 비디오 프로세싱 동작은 공간적 도메인(spatial domain) 및 시간적 도메인(temporal domain)에서, 종종 프로세싱 동작에 사용되는 하나 이상의 비디오 프레임을 버퍼링하면서, 비디오를 처리하는 동작이라고 부른다. 대조적으로, 2-D 비디오 프로세싱 동작은 공간적 도메인에서, 즉 현재 프레임 비디오에서만 동작하면서, 비디오를 처리할 뿐이다. 16:9의 가로세로비를 갖는 와이드 디스플레이 스크린이 등장하면서, 같은 사이즈 또는 4:3의 가로세로비를 갖는 2개 채널을 동일 스크린에 디스플레이하는 것이 점점 더 요구되고 있다. 이러한 형태의 적용을 흔히 PAP(picture-and-picture)라고 부른다. 도1B에, 스크린(100B)은 제1 채널(110)을 디스플레이하고 있고, 실질적으로 같은 가로세로비를 갖는 제2 채널(120)이 스크린의 제2 부분에 디스플레이되고 있다. 이러한 적용에서, 제1 채널은 제2 채널과 비슷한 품질로 생성되어야 한다. 그러므로, 제1 및 제2 비디오 채널 파이프 모두에 3-D 비디오 프로세싱을 구현하는 것이 2개의 고품질 비디오 이미지를 생성하는데 필요하다. 필요한 디스플레이를 생성하기 위하여 3-D 비디오 프로세싱을 수행하는 것은 일반적으로 메모리 집중 동작을 필요로 하는데, 이는 품질이나 무결성에서 손실없이 이미지를 디스플레이하는데 적당한 시간 프레임 내에 수행되어야 한다. 메모리 동작은 3-D 비디오 프로세싱을 필요로 하는 채널의 수와 비례적으로 증가한다. 일반적인 듀얼 비디오 프로세싱 칩은 고품질을 갖는 2개 비디오 신호를 처리하는 능력이 부족하고, 따라서 고품질 비디오를 갖는 2개 채널을 디스플레이하는 요구가 증가하면서 안 쓰이고 있다. 전형적인 듀얼 비디오 프로세싱 칩이 다수의 고품질 비디오 신호를 처리하는 능력이 부족한 하나의 이유는, 비디오 프로세서와 오프칩 메모리 사이에서 요구되는 많은 양의 데이터 대역폭이다. 전통적으로, 비디오 프로세싱 칩 파이프라인의 일부는 잡음 저감기와 디-인터레이서를 포함하는데, 이들 각각은 오프칩 메모리와 함께 높은 데이터 대역폭을 필요로 한다. 특히, 잡음 저감기는 주로 하나의 필드를 다음 필드와 비교하고 각 필드에서 동일하지 않은 필드의 부분을 제거함으로써 동작한다. 이 때문에, 잡음 저감기는 현재 필드와의 비교를 위해 적어도 2개 필드의 스토리지를 필요로 한다. 디-인터레이서는 저장된 2개 필드를 읽고 그들을 결합하여, 인터레이서의 동작을 거꾸로 하게 된다. 도3은 전형적인 비디오 프로세서의 잡음 저감기와 디-인터레이서의 오프칩 메모리 액세스 동작을 도시하고 있다. 비디오 프로세싱 파이프라인의 일부는 잡음 저감기(330), 디-인터레이서(340), 그리고 오프칩 메모리(300)을 포함하는데, 여기서 오프칩 메모리는 적어도 4개의 필드 버퍼 섹션(310,311,312,313)을 포함한다. 제1 필드 구간 동안, 잡음 저감기(330)는 하나의 필드 버퍼 섹션(310)을 읽고, 그것을 비디오 신호(320)와 비교하여, 경감된 잡음을 갖는 새로운 필드를 생성하고, 이 필드 출력(322)을 2개의 필드 버퍼 섹션(311,312)에 쓴다. 필드 버퍼 섹션(311,312)에 이미 저장되어 있는 콘텐츠는 필드 버퍼 섹션(310,313)으로 각각 복사된다. 이와같이, 필드 구간의 끝에서, 잡음 저감기(330)의 필드 출력(322)은 필드 버퍼 섹션(311,312)에 저장되고, 필드 버퍼 섹션(311,312)에 이미 저장된 필드는 지금 필드 버퍼 섹션(310,313)에 각각 있다. 다음 필드 구간 동안, 이전 필드 구간으로부터 잡음 저감기(330)의 필드 출력을 갖는 필드 버퍼 섹션(312)은 디-인터레이서(340)에 의해 읽혀지고, 필드 버퍼 섹션(312)에 저장되었던, 이 필드 구간 이전의 필드 구간으로부터 잡음 저감기(330)의 필드 출력을 갖는 필드 버퍼 섹션(313)은 디-인터레이서(340)에 의해 읽혀진다. 현재 필드 구간의 잡음 저감기(330)의 필드 출력(322)도 디-인터레이서(340)에 의해 읽혀진다. 디-인터레이서(340)는 이들 필드 세그먼트들을 처리하고, 그들을 결합하여 디-인터레이스된 출력(342)을 비디오 파이프라인의 다음 모듈로 제공한다. 예시적으로 앞서 설명한 비디오 파이프라인 부분은 단일 채널에 대해서 이러한 동작들을 수행하고, 그것의 동작들은 각각의 추가 채널에 대해 증배된다. 따라서, 메모리 액세스 대역폭이 같은 시간 간격에서 쓰여지고/읽혀져야 하는 데이터의 양에 비례적으로 증가하고, 다수 채널에서 잡음 저감과 디-인터레이싱을 수행하는 것은 같은 방식으로 데이터 대역폭을 증가시킬 수 있다. 위의 비디오 프로세싱 동작의 믿기지 않는 대역폭 요구는 이러한 동작들을 동시에 수행하는 능력을 제한한다. 따라서, 다수의 고품질 비디오 채널 스트림들을 갖는 디스플레이를 생성하기 위해서는 하나 이상 채널의 하나 이상 비디오 파이프라인 단들(stages)의 여러 섹션들에서 메모리 액세스 대역폭을 줄이는 시스템과 방법을 갖는 것이 요구된다.