간이화한 피치 더블링 프로세스 플로우 document_id A220623067109

현대 전자공학에서 휴대성, 컴퓨팅 파워, 메모리 용량 및 에너지 효율에 대한 요구가 커짐에 따라 집적 회로는 계속해서 더욱 소형화되고 있다. 그러므로, 전기 디바이스 및 인터커넥트 라인 폭과 같은 집적 회로 구성 피처들의 크기도 계속해서 감소하고 있다. 피처 크기가 감소하는 경향은 동적 랜덤 액세스 메모리("DRAM"), 플래시 메모리, 비휘발성 메모리, 정적 랜덤 액세스 메모리("SRAM"), 강자성("FE") 메모리, 로직 게이트 어레이 등과 같은 메모리 회로 또는 디바이스에서 명백하다. 예를 들면, DRAM은 통상 메모리 셀로 알려진 수 백만개의 동일한 회로 소자를 포함한다. 통상의 메모리 셀은 2개의 전기 디바이스, 즉 저장 커패시터 및 액세스 전계 효과 트랜지스터로 구성된다. 각 메모리 셀은 데이터의 하나의 이진 디지트("비트")를 저장할 수 있는 어드레싱가능한 장소이다. 비트는 트랜지스터를 통해 메모리 셀에 기입되고 저장 커패시터의 참조 전극 상의 전하를 감지함으로써 판독될 수 있다. 이들 구성하는 전자 디바이스 및 이들을 상호접속시키는 도전 라인의 크기를 감소시킴으로써, 메모리 셀을 포함하는 메모리 디바이스의 크기도 감소될 수 있다. 마찬가지로, 이들 디바이스들의 저장 용량은 더 많은 메모리 셀을 메모리 디바이스에 맞추어 넣음으로써 증가될 수 있다. 또 하나의 예로서, 플래시 메모리(예를 들면, 전기적으로 소거가능한 프로그램가능 판독 전용 메모리 또는 "EEPROM")는 통상 한번에 하나의 바이트 대신에 블록으로 소거되고 재프로그래밍되는 메모리 타입이다. 통상의 플래시 메모리는 다수의 메모리 셀을 포함하는 메모리 어레이를 포함한다. 메모리 셀들은 전하를 유지할 수 있는 플로팅 게이트 전계 효과 트랜지스터를 포함한다. 메모리 셀의 데이터는 플로팅 게이트 상의 전하의 존재 또는 부재에 의해 결정된다. 이들 셀은 일반적으로 "소거 블록"이라고 하는 섹션으로 그룹화된다. 플래시 메모리 어레이의 메모리 셀들은 통상 "NOR" 아키텍쳐(각 메모리 셀이 비트 라인에 직접 결합됨) 또는 "NAND" 아키텍쳐(메모리 셀들이 셀 "스트링"으로 결합되어, 각 셀이 비트 라인에 간접적으로 결합되고 액세스 시에는 스트링의 나머지 셀들을 활성화시켜야 함)로 배열된다. 소거 블록 내의 메모리 셀들은 플로팅 게이트를 충전함으로써 랜덤하게 전기적으로 프로그래밍될 수 있다. 전하는 블록 소거 동작에 의해 플로팅 게이트로부터 제거될 수 있고, 소거 블록 내의 모든 플로팅 게이트 메모리 셀은 단일 동작으로 소거된다. 여기에 제공된 예들로부터 명백한 바와 같이, 메모리 디바이스들은 통상 전기 디바이스들 및 전기 디바이스들을 상호접속시키기 위한 도전체들의 큰 패턴 또는 어레이를 포함한다. 그러한 패턴의 "피치"는 그 패턴에서 2개의 인접하는 피처들에서의 동일한 포인트 간의 거리로서 정의된다. 이들 피처들은 통상 절연체 또는 도전체와 같은 재료 내의 개구에 의해 정의되고, 그 재료에 의해 서로 이격된다. 그러므로, 피치는 피처의 폭과, 그 피처와 인접하는 피처 간의 이격 거리의 폭의 합으로서 이해될 수 있다.