파워 절약 독출 및 프로그램 검증 동작들을 구비한비휘발성 메모리 및 방법 document_id A220623068170

비휘발성으로 전하를 저장할 수 있는, 특히 소형 폼 팩터(form factor) 카드와 같은 EEPROM 및 플래시 EEPROM 형태의 고체상태 메모리는 최근에 다양한 이동 및 휴대 디바이스들, 특히 정보기기들 및 소비자 전자제품들에서 선택되는 저장장치가 되었다. 고체상태 메모리인 RAM(랜덤 액세스 메모리)과는 달리, 플래시 메모리는 파워가 턴 오프 된 후에도 그의 저장된 데이터를 보존하는 비휘발성이다. 높은 가격에도 불구하고, 플래시 메모리는 대량 저장 애플리케이션들에서 점점 더 사용되고 있다. 하드 드라이브들 및 플로피 디스크들과 같은 회전 자기 매체에 기초한, 종래의 대량 저장장치는 이동 및 휴대 환경엔 적합하지 않다. 이것은 디스크 드라이브들이 부피가 큰 경향이 있고 기계적 고장이 나기 쉬우며 큰 레이턴시(latency)와 큰 파워 요건들을 갖고 있기 때문이다. 이들 바람직하지 못한 속성들은 디스크 기반의 저장장치를 대부분의 이동 및 휴대 애플리케이션들에서 비현실적이게 한다. 반면, 내장형임과 아울러 착탈가능한 카드 형태인 플래시 메모리는 이의 소형 크기, 낮은 파워 소비, 고속 및 고 신뢰성 특징들 때문에 이상적으로 이동 및 휴대 환경에서 적합하다. EEPROM 및 전기적으로 프로그램가능한 독출전용 메모리(EPROM)는 소거되어 이들의 메모리 셀들에 새로운 데이터가 기입 혹은 "프로그램"되게 할 수 있는 비휘발성 메모리이다. 이들 둘은 전계효과 트랜지스터 구조에서 소스영역과 드레인 영역 사이에, 반도체 기판 내 채널영역 상에 위치한, 플로팅(비접속된) 도전성 게이트를 이용한다. 그 다음에, 제어 게이트는 플로팅 게이트 위에 제공된다. 트랜지스터의 임계전압 특징은 플로팅 게이트 상에 보존된 전하량에 의해 제어된다. 즉, 플로팅 게이트 상의 주어진 레벨의 전하에 대해서, 소스영역과 드레인 영역간에 도통이 될 수 있게 트랜지스터가 턴 "온" 되기 전에 제어 게이트에 인가되어야 하는 대응 전압(임계)이 있다. 플로팅 게이트는 한 범위의 전하를 유지할 수 있고 그러므로 임계 전압 윈도우 내 임의의 임계 전압 레벨로 프로그램될 수 있다. 임계 전압 윈도우의 크기는 디바이스의 최소 임계 레벨과 최대 임계 레벨에 의해 경계가 정해지고, 이들 레벨들은 플로팅 게이트에 프로그램될 수 있는 한 범위의 전하들에 대응한다. 일반적으로 임계 윈도우는 메모리 디바이스의 특징들, 동작 조건들 및 이력에 따른다. 윈도우 내 각각의 구별되는 분해가능한 임계 전압 레벨 범위는, 원리적으로, 셀의 명확한 메모리 상태를 지정하는데 사용될 수 있다. 메모리 셀로서 작용하는 트랜지스터는 통상적으로 2가지 메커니즘들 중 한 메커니즘에 의해 "프로그램된" 상태로 프로그램된다. "핫 전자 주입"에서, 드레인에 인가되는 하이(high) 전압은 기판 채널영역을 횡단하는 전자들을 가속화한다. 동시에 제어 게이트에 인가되는 하이 전압은 핫 전자들을 얇은 게이트 유전체를 통과시켜 플로팅 게이트로 이끌어낸다. "터널링 주입"에서, 하이 전압은 기판에 관하여 제어 게이트에 인가된다. 이렇게 함으로써, 전자들은 기판으로부터 개재된 플로팅 게이트로 끌어내어진다. 메모리 디바이스는 다수의 메커니즘들에 의해 소거될 수 있다. EPROM에 있어서, 메모리는 자외선 방사에 의해 플로팅 게이트로부터 전하를 제거함으로써 대량으로 소거될 수 있다. EEPROM에 있어서, 메모리 셀은 플로팅 게이트 내 전자들을 얇은 산화물을 통과하여 기판 채널영역으로 유도시키기 위해서(즉, 파울러-노다임 터널링) 제어 게이트에 관하여 기판에 하이 전압을 인가함으로써 전기적으로 소거될 수 있다. 통상적으로, EEPROM은 바이트씩으로 소거될 수 있다. 플래시 EEPROM에 있어서, 메모리는 모두 한꺼번에 혹은 한번에 많은 블록들 -한 블록은 512바이트 혹은 그 이상의 메모리로 구성될 수 있다- 을 전기적으로 소거할 수 있다. 비휘발성 메모리 셀의 예 통상적으로 메모리 디바이스들은 카드 상에 장착될 수 있는 하나 이상의 메모리 칩들을 포함한다. 각 메모리 칩은 디코더들 및 소거, 기입 및 독출회로들과 같은 주변회로들에 의해 지원되는 메모리 셀 어레이를 포함한다. 보다 정교한 메모리 디바이스들은 지능형이고 보다 높은 레벨의 메모리 동작들 및 인터페이싱을 수행하는 제어기가 부수된다. 최근에 사용되는 많은 상업적으로 성공한 비휘발성 고체상태 메모리 디바이스들이 있다. 이들 메모리 디바이스들은 각 유형이 하나 이상의 전하 저장 소자를 구비하는 것인 서로 다른 유형들의 메모리 셀들을 채용할 수 있다. 도 1a-1e는 비휘발성 메모리 셀들의 서로 다른 예들을 개략적으로 도시한 것이다. 도 1a는 전하를 저장하기 위한 제어 게이트, 소스, 드레인 및 플로팅 게이트를 구비한 EEPROM 셀 형태의 비휘발성 메모리를 개략적으로 도시한 것이다. 전기적으로 소거가능하고 프로그램가능한 독출전용 메모리(EEPROM)는 EPROM과 유사한 구조를 가지나, UV 방사에 노출할 필요없이 적합한 전압들의 인가시 플로팅 게이트로부터 전하를 로딩 및 제거하는 메커니즘을 추가로 제공한다. 이러한 셀들 및 이들을 제조하는 방법들의 예들은 미국특허 5,595,924에 주어져 있다. 도 1b는 선택 게이트와 제어 혹은 조정 게이트 둘 다를 갖는 플래시 EEPROM 셀을 개략적으로 도시한 것이다. 메모리 셀(10)은 소스(14) 확산부와 드레인(16) 확산부 사이에 "분할-채널"(12)을 구비한다. 셀은 효과적으로 두 개의 트랜지스터들(T1, T2)과 직렬로 그리고 비트라인들(BL-좌측, BL-우측)에 각각 결합된 이의 단자들로 형성된다. T1은 플로팅 게이트(20) 및 제어 게이트(30)를 구비한 메모리 트랜지스터로서 작용한다. 플로팅 게이트는 선택가능한 전하량을 저장할 수 있다. 채널의 T1 부분을 통하여 흐를 수 있는 전류량은 제어 게이트(30) 상에 전압과 개재된 플로팅 게이트(20) 상에 놓인 전하량에 따른다. T2는 선택 게이트(40)를 구비한 선택 트랜지스터로서 작용한다. T2가 선택 게이트(40)에서의 전압에 의해 턴 온 되었을 때, 이것은 채널의 T1 부분 내 전류가 소스와 드레인 사이에서 통과하게 한다. 선택 트랜지스터는 제어 게이트의 전압과 무관하게 소스-드레인 채널을 따른 스위치를 제공한다. 한 이점은 이것이 플로팅 게이트들에서의 전하 공핍(포지티브(positive))에 기인하여 제로 제어 게이트 전압에서 여전히 도통하여 있는 셀들을 턴 오프 하는데 사용될 수 있다는 것이다. 다른 이점은 소스측 주입 프로그래밍이 보다 쉽게 구현될 수 있게 한다는 것이다. 분할-채널 메모리 셀의 한 간단한 실시예는 선택 게이트 및 제어 게이트가 도 1b에 도시된 점선으로 개략적으로 나타낸 바와 같이 동일 워드라인에 접속되는 경우이다. 이것은 전하 저장 소자(플로팅 게이트)를 채널의 한 부분 상에 놓이게 하고 제어 게이트 구조(워드라인의 일부)를 전하 저장 소자 위만이 아니라 다른 채널 부분 위에 놓여지게 함으로써 달성된다. 이것은 직렬의 두 개의 트랜지스터를 구비한 셀을 효과적으로 형성하는데, 한 트랜지스터(메모리 트랜지스터)는 전하 저장 소자 상의 전하량과 채널의 부분을 통해 흐를 수 있는 전류량을 제어하는 워드라인 상의 전압과의 조합을 가지며, 다른 트랜지스터(선택 트랜지스터)는 이의 게이트로서 단독으로 작용하는 워드라인을 갖는다. 이러한 셀들, 메모리 시스템들에서 이들의 사용들 및 이들을 제공하는 방법들의 예들은 미국특허들 5,070,032, 5,095,344, 5,315,541, 5,343,063, 및 5,661,053에 주어져 있다. 도 1b에 도시된 분할-채널 셀의 보다 개선된 실시예는 선택 게이트와 제어 게이트가 독립적이고 이들간에 점선에 의해 연결되지 않을 때이다. 한 구현은 한 어레이의 셀들 내 한 열(column)의 제어 게이트들을 워드라인에 수직한 제어(혹은 조정) 라인에 연결한다. 효과는 선택된 셀을 독출 혹은 프로그래밍할 때 워드라인이 동시에 2가지 기능들을 수행해야 하는 것에서 구제하는 것이다. 이들 두 가지 기능들은 (1) 선택 트랜지스터의 게이트로서 작용하는 것 -이에 따라 선택 트랜지스터를 턴 온 및 오프 시키기 위한 적합한 전압을 요구하게 된다- 과, (2) 전하 저장 소자의 전압을 워드라인과 전하 저장 소자간 전계(용량성) 커플링을 통해 원하는 레벨로 구동하는 것이다. 단일의 전압으로 이들 기능들 둘 다를 최적으로 수행하는 것은 흔히 어렵다. 제어 게이트 및 선택 게이트의 개별적 제어에 있어선, 워드라인은 기능 (1)을 수행하는 것만을 필요로 하고, 추가된 제어라인은 기능 (2)를 수행한다. 이러한 능력은 프로그래밍 전압이 타겟의 데이터에 맞추어지는 보다 높은 수행의 프로그래밍을 설계할 수 있게 한다. 플래시 EEPROM 어레이에서 독립적 제어(혹은 조정) 게이트들의 사용은 예를 들면 미국특허들 5,313,421 및 6,222,762에 기술되어 있다. 도 1c는 2중 플로팅 게이트들 및 독립적 선택 및 제어 게이트들을 구비한 또 다른 플래시 EEPROM을 개략적으로 도시한 것이다. 메모리 셀(10'')은 효과적으로 직렬의 3개의 트랜지스터들을 구비하는 것을 제외하곤 도 1b와 유사하다. 이러한 유형의 셀에서, 2개의 저장 소자들(즉, T1-좌측 및 T1-우측의 소자)은 소스 확산부와 드레인 확산부 사이 내 선택 트랜지스터(T2)를 구비하여 이들 확산부들간 채널 상에 포함된다. 메모리 트랜지스터들은 플로팅 게이트들(20'''', 20''), 및 제어 게이트들(30'''', 30'')을 각각 구비한다. 선택 트랜지스터(T2)는 선택 게이트(40'')에 의해 제어된다. 임의의 한 시간에서, 한 쌍의 메모리 트랜지스터들 중 단지 하나만이 독출 혹은 기입을 위해 액세스된다. 저장유닛(T1-좌측)이 액세스되고 있을 때, T2 및 T1-우측 둘 다는 턴 온 되어 채널의 T1-좌측 부분 내 전류가 소스와 드레인간에 통과할 수 있게 된다. 유사하게, 저장유닛(T1-우측)이 액세스되고 있을 때, T2 및 T1-좌측이 턴 온 된다. 소거는 선택 게이트 폴리실리콘의 부분이 플로팅 게이트에 근접하게 하고 플로팅 게이트 내 저장된 전자들이 선택 게이트 폴리실리콘으로 터널링할 수 있도록 상당한 양의 전압(예를 들면, 20V)을 선택 게이트에 인가함으로써 달성된다. 도 1d는 NAND 셀로 구성된 한 스트링의 메모리 셀들을 개략적으로 도시한 것이다. NAND 셀(50)은 소스들 및 드레인들이 데이지-체인형으로 연결된 직렬의 메모리 트랜지스터들(Ml, M2,...Mn (n= 4, 8, 16 혹은 그 이상)로 구성된다. 한 쌍의 선택 트랜지스터(S1, S2)는 NAND 셀의 소스 단자(54)와 드레인 단자(56)를 통해 외부에의 메모리 트랜지스터 체인의 접속을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 턴 온 되었을 때, 소스 단자는 소스라인에 결합된다. 마찬가지로, 드레인 선택 트랜지스터(S2)가 턴 온 되었을 때, NAND 셀의 드레인 단자는 메모리 어레이의 비트라인에 결합된다. 체인 내 각각의 메모리 트랜지스터는 의도된 메모리 상태를 나타내기 위해서 주어진 량의 전하를 저장하는 전하 저장 소자를 구비한다. 각각의 메모리 트랜지스터의 제어 게이트(예를 들어, 제어 게이트 1 또는 제어 게이트 2,..., 또는 제어 게이트 n)는 독출 및 기입 동작들에 대해 제어한다. 선택 트랜지스터들(S1, S2)의 각각의 제어 게이트는 각각 이의 소스 단자(54) 및 드레인 단자(56)를 통해 NAND 셀에의 제어 액세스를 제공한다. NAND 셀 내 어드레스된 메모리 트랜지스터가 프로그래밍 동안 독출되고 검증될 때, 이의 제어 게이트에는 적합한 전압이 공급된다. 동시에, NAND 셀(50) 내 비-어드레스된 나머지 메모리 트랜지스터들은 이들의 제어 게이트들 상에 충분한 전압의 인가에 의해 완전히 턴 온 된다. 이렇게 하여, 도전성 경로가 개개의 메모리 트랜지스터의 소스에서 NAND 셀의 소스 단자(54)로 효과적으로 생성되고 셀의 드레인 단자(56)에의 개개의 메모리 트랜지스터의 드레인에 대해서도 마찬가지이다. 이러한 NAND 셀 구조들을 가진 메모리 디바이스들은 미국특허들 5,570,315, 5,903,495, 6,046,935에 기술되어 있다. 도 1e는 전하를 저장하기 위한 유전층을 구비한 비휘발성 메모리를 개략적으로 도시한 것이다. 도 1a와 같이 앞서 기술된 도전성 플로팅 게이트 소자들 대신에, 유전층이 사용된다. 유전 저장 소자를 이용한 이러한 메모리 디바이스들은 Eitan 등의 "NROM:A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545에 기술되어 있다. ONO 유전층은 소스 확산부와 드레인 확산부간 채널을 가로질러 확장한다. 하나의 데이터 비트를 위한 전하는 드레인에 이웃한 유전층 내 국부화되고, 다른 데이터 비트를 위한 전하는 소스에 이웃한 유전층 내 국부화된다. 예를 들면, 미국특허들 5,768,192 및 6,011,725은 2개의 이산화실리콘층들 사이에 개재된 트랩핑(trapping) 유전체를 구비한 비휘발성 메모리 셀을 개시한다. 복수-상태 데이터 저장장치는 유전체 내 공간적으로 분리된 전하 저장 영역들의 바이너리 상태들을 개별적으로 독출함으로써 구현된다. 메모리 어레이 통상적으로 메모리 디바이스는 행들 및 열들로 배열되고 워드라인들 및 비트라인들에 의해 어드레스될 수 있는 2차원의 한 어레이의 메모리 셀들을 포함한다. 어레이는 NOR형 혹은 NAND형 구조에 따라 형성될 수 있다. NOR 어레이 도 2는 메모리 셀들의 NOR 어레이(100)의 예를 도시한 것이다. NOR형 구조를 가진 메모리 디바이스들은 도 1b 혹은 도 1c에 도시된 유형의 셀들로 구현되었다. 메모리 셀들의 각 행은 데이지-체인식으로 이들의 소스들 및 드레인들에 의해 접속된다. 이 설계는 종종 가상 접속 설계라고도 한다. 각 메모리 셀(10)은 소스(14), 드레인(16), 제어 게이트(30) 및 선택 게이트(40)를 구비한다. 행 내 셀들은 워드라인(42)에 접속된 선택 게이트들을 구비한다. 열 내 셀들은 선택된 비트라인들(34, 36)에 각각 접속된 소스들 및 드레인들을 구비한다. 메모리 셀들이 독립적으로 제어되는 이들의 제어 게이트 및 선택 게이트를 구비한 일부 실시예들에서, 조정 라인(32)은 열 내 셀들의 제어 게이트들을 연결한다. 많은 플래시 EEPROM 디바이스들은 각각의 이의 제어 게이트 및 선택 게이트가 함께 접속되어 형성된 메모리 셀들로 구현된다. 이 경우, 조정 라인들에 대한 필요성은 없으며 워드라인은 단순히 각 행을 따라 셀들의 모든 제어 게이트들 및 선택 게이트들을 연결한다. 이들 설계들의 예들은 미국특허들 5,172,338 및 5,418,752에 개시되어 있다. 이들 설계들에서, 워드라인은 근본적으로 두 가지 기능들로서, 행 선택과, 독출 혹은 프로그래밍을 위해 행 내 모든 셀들에 제어 게이트 전압을 공급하는 것을 수행한다. NAND 어레이 도 3은 이를테면 도 1d에 도시된 것과 같은, 메모리 셀들의 NAND 어레이의 예를 도시한 것이다. NAND 체인들의 각 열을 따라, 비트라인(36)은 각각의 NAND 체인(50)의 드레인 단자(56)에 결합된다. NAND 체인들의 각 행을 따라, 소스 라인(34)은 모든 이들의 소스 단자들(54)을 연결할 수 있다. 또한, 행을 따른 NAND 체인들의 제어 게이트들은 일련의 대응 워드라인들에 연결된다. 전체 한 행의 NAND 체인들은 연결된 워드라인들을 통해 제어 게이트들 상에 적합한 전압들로 한 쌍의 선택 트랜지스터들(도 1d 참조)을 턴 온 시킴으로써 어드레스될 수 있다. NAND 체인 내 메모리 셀을 나타내는 메모리 트랜지스터가 독출되고 있을 때, 체인 내 나머지 메모리 트랜지스터들은 이들의 연관된 워드라인들을 통해 확실히 턴 온 되므로 체인을 통해 흐르는 전류는 근본적으로 독출되는 셀에 저장된 전하의 레벨에 따른다. 메모리 시스템의 일부로서 NAND 구조 어레이 및 이의 동작의 예는 미국특허들 5,570,315, 5,774,397 및 6,046,935에서 볼 수 있다. 블록 소거 전하 저장 메모리 디바이스의 프로그래밍은 이 디바이스의 전하 저장 소자들에 더 많은 전하를 부가하는 결과가 될 수 있을 뿐이다. 그러므로, 프로그램 동작에 앞서, 전하 저장 소자 내 현존하는 전하는 제거되어야 한다(혹은 소거되어야 한다). 소거 회로들(도시생략)은 메모리 셀들의 하나 이상의 블록들을 소거하기 위해 제공된다. EEPROM과 같은 비휘발성 메모리는 전체 한 어레이의 셀들, 혹은 어레이의 상당수의 그룹들의 셀들이 함께(즉, 플래시로) 전기적으로 소거될 때 "플래시" EEPROM이라 한다. 일단 소거되면, 한 그룹의 셀들은 재-프로그램될 수 있다. 함께 소거될 수 있는 한 그룹의 셀들은 하나 이상의 어드레스가능한 소거단위로 구성될 수 있다. 통상적으로 소거단위 혹은 블록은 한 페이지 이상의 데이터를 저장하며, 페이지는 프로그래밍 및 독출단위이지만, 1 이상의 페이지가 단일 동작으로 프로그램 또는 독출될 수도 있다. 통상적으로 각 페이지는 하나 이상의 섹터의 데이터를 저장하며, 섹터의 크기는 호스트 시스템에 의해 정의된다. 예로서는 자기 디스크 드라이브들에 확립된 표준에 따라, 한 섹터의 512 바이트의 사용자 데이터와, 이에 더하여 사용자 데이터 및/또는 이것이 저장되는 블록에 관한 몇 바이트들의 오버헤드 정보이다. 독출/기입 회로들 통상적인 2상태 EEPROM 셀에서, 도통 윈도우를 2개의 영역들로 분할하기 위해서 적어도 하나의 전류 구분 레벨이 정해진다. 소정의 고정된 전압들을 인가함으로써 셀이 독출될 때, 이의 소스/드레인 전류는 구분 레벨(혹은 기준 전류(IREF))과 비교함으로써 메모리 상태로 분해된다. 읽혀진 전류가 구분 레벨보다 높다면, 셀은 한 논리 상태(예를 들면, "0" 상태)에 있는 것으로 판정된다. 반면, 전류가 구분 레벨 미만이라면, 셀은 다른 논리 상태(예를 들면, "1" 상태)에 있는 것으로 판정된다. 이에 따라, 이러한 2상태 셀은 1비트의 디지털 정보를 저장한다. 외부에서 프로그램할 수 있는 기준 전류원은 흔히 구분 레벨 전류를 발생하기 위해 메모리 시스템의 일부로서 제공된다. 메모리 용량을 증가시키기 위해서, 플래시 EEPROM 디바이스들은 반도체 기술의 상태가 진보함에 따라 더욱 더 큰 밀도로 제조되고 있다. 저장용량을 증가시키는 또 다른 방법은 각각의 메모리 셀이 2 이상 상태들을 저장하게 하는 것이다. 복수-상태 혹은 복수-레벨 EEPROM 메모리 셀에 있어서, 도통 윈도우는 각 셀이 1비트 이상의 데이터를 저장할 수 있게 1이상 구분에 의해 2이상 영역들로 분할된다. 주어진 EEPROM 어레이가 저장할 수 있는 정보는 각 셀이 저장할 수 있는 상태들의 수에 따라 증가된다. 복수-상태 혹은 복수-레벨 메모리 셀들을 가진 EEPROM 혹은 플래시 EEPROM은 미국특허 5,172,338에 기술되어 있다. 실제로, 셀의 메모리 상태는 통상적으로 기준전압이 제어 게이트에 인가되었을 때 셀의 소스 전극 및 드레인 전극에 걸친 도통 전류를 감지함으로써 독출된다. 이와 같이 하여, 셀의 플로팅 게이트 상에 각각의 주어진 전하에 대해서, 고정된 기준 제어 게이트 전압에 관하여 대응하는 도통 전류가 검출될 수 있다. 유사하게, 플로팅 게이트에 프로그램될 수 있는 전하의 범위는 대응하는 임계 전압 윈도우 혹은 대응하는 도통 전류 윈도우를 정의한다. 대안적으로, 분할된 전류 윈도우 중에 도통 전류를 검출하는 대신에, 제어 게이트에 테스트 하에 주어진 메모리 상태에 대해 임계 전압을 설정하고 도통 전류가 임계 전류보다 낮거나 큰지를 검출하는 것이 가능하다. 한 구현에서, 임계 전류에 대한 도통 전류의 검출은 비트라인의 정전용량을 통해 도통 전류가 방전하는 레이트를 조사함으로써 달성된다. 도 4는 임의의 한 시간에 플로팅 게이트가 선택적으로 저장하고 있을 수 있는 4개의 서로 다른 전하들 Q1-Q4에 대해 소스-드레인 전류(ID)와 제어 게이트 전압(VCG)간에 관계를 도시한 것이다. 4개의 ID 대 VCG의 실선 곡선들은 4개의 가능한 메모리 상태들에 각각 대응하여, 메모리 셀의 플로팅 게이트에 프로그램될 수 있는 4개의 가능한 전하 레벨들을 나타낸다. 예로서, 일단의 셀들의 임계 전압 윈도우는 0.5V 내지 3.5V의 범위일 수 있다. 6개의 메모리 상태들("1" - "6")은 각각 0.5V의 간격으로 임계 윈도우를 5개의 영역들로 분할함으로써 분할될 수 있다. 예를 들면, 도시된 바와 같이 2㎂의 기준전류(IREF)가 사용된다면, Q1으로 프로그램되는 셀은 이의 곡선이 VCG=0.5V 및 1.0V로 분할된 임계 윈도우의 영역에서 IREF와 교차하기 때문에 메모리 상태 "1"에 있는 것으로 간주될 수 있다. 유사하게, Q4는 메모리 상태 "5"에 있다. 위의 설명으로부터 알 수 있는 바와 같이, 저장하기 위해 메모리 셀이 더 많은 상태들을 만들수록, 이의 임계 윈도우는 더욱 미세하게 분할된다. 이것은 요구된 분해능을 달성할 수 있기 위해서 프로그래밍 및 독출동작들에 있어 더 큰 정밀도를 요구할 것이다. 미국특허 4,357,685는 셀이 주어진 상태로 프로그램될 때, 연속된 프로그래밍 전압 펄스들이 가해지고, 펄스마다 플로팅 게이트에 증가된 전하를 부가하는 2상태 EPROM을 프로그램하는 방법을 개시한다. 펄스들 사이에서, 셀은 구분 레벨에 대해 소스-드레인 전류를 판정하기 위해 다시 읽혀지거나 검증된다. 프로그래밍은 원하는 상태에 도달한 것으로 전류 상태가 검증되었을 때 중지한다. 사용되는 프로그래밍 펄스 열(train)은 증가하는 기간 혹은 진폭을 가질 수 있다. 종래 기술의 프로그래밍 회로들은 단순히 타겟 상태에 도달될 때까지 소거된 혹은 접지 상태로부터 임계 윈도우를 단계적으로 거치게 프로그래밍 펄스들을 인가한다. 실제로, 적합히 분해될 수 있게, 각각의 분할된 혹은 분리된 영역은 적어도 약 5개의 프로그래밍 단계들을 거칠 것을 요구할 것이다. 수행은 2상태 메모리 셀들에 대해선 수락될 수 있다. 그러나, 복수-상태 셀들에 대해서, 요구되는 단계 수는 분할 수에 따라 증가하며 따라서, 프로그래밍 정밀도 혹은 분해능은 증가되어야 한다. 예를 들면, 16-상태 셀은 타겟 상태로 프로그램하기 위해 평균하여 적어도 40 프로그래밍 펄스들을 요구할 수도 있다. 도 5는 행 디코더(130) 및 열 디코더(160)를 통해 독출/기입 회로들(170)에 의해 액세스될 수 있는 전형적인 배열의 메모리 어레이(100)를 구비한 메모리 디바이스를 개략적으로 도시한 것이다. 도 2 및 도 3에 관련하여 기술된 바와 같이, 메모리 어레이(100) 내 메모리 셀의 메모리 트랜지스터는 한 세트의 선택된 워드라인(들) 및 비트라인(들)을 통해 어드레스될 수 있다. 어드레스(ADDR)가 공급될 때, 행 디코더(130)는 어드레스된 메모리 트랜지스터의 각각의 게이트들에 적합한 전압들을 인가하기 위해 하나 이상의 워드라인들을 선택하며 열 디코더(160)는 하나 이상의 비트라인들을 선택한다. 독출/기입 회로들(170)은 어드레스된 메모리 트랜지스터의 메모리 상태들을 독출 혹은 기입(프로그램)하기 위해 제공된다. 독출/기입 회로들(170)은 어레이 내 메모리 소자들에 비트라인을 통해 접속될 수 있는 다수의 독출/기입 또는 감지 모듈(180)(예를 들어, 감지 모듈 1, 감지 모듈 2, ..., 감지 모듈 p)들을 포함한고 독출/기입 데이터는 데이터 I/O를 통해 외부와 교환된다. 독출/기입 수행 및 정확도에 영향을 미치는 요인들 독출 및 프로그램 수행을 향상시키기 위해서, 어레이 내 복수의 전하 저장 소자들 혹은 메모리 트랜지스터들은 병렬로 독출 혹은 프로그램된다. 이에 따라, 메모리 소자들의 논리 "페이지"는 함께 독출 혹은 프로그램된다. 현존의 메모리 구조들에서, 통상적으로 행은 몇몇의 인터리브된 페이지들을 내포한다. 페이지의 모든 메모리 소자들은 함께 독출 혹은 프로그램될 것이다. 열 디코더는 인터리브된 페이지들의 각각을 대응하는 수의 독출/기입 모듈들에 선택적으로 접속할 것이다. 예를 들면, 한 구현에서, 메모리 어레이는 532바이트(512바이트와 이에 더하여 20바이트의 오버헤드들)의 페이지 크기를 갖도록 설계된다. 각 열이 드레인 비트라인을 내포하고 행 당 2개의 인터리브된 페이지들이 있다면, 이것은 각 페이지가 4256 열들에 연관되어 전부 8512 열들에 이른다. 모든 우수 비트라인들 혹은 기수 비트라인들을 병렬로 독출 혹은 기입하기 위해 접속될 수 있는 4256 감지 모듈들이 있을 것이다. 이렇게 하여, 한 페이지의 4256비트들(즉, 532 바이트)의 데이터는 병렬로 한 페이지의 메모리 소자들로부터 독출 혹은 이들에 프로그램된다. 독출/기입 회로들(170)을 형성하는 독출/기입 모듈들은 다양한 구조들로 배열될 수 있다. 전에 언급된 바와 같이, 종래의 메모리 디바이스들은 한번에 모든 우수 혹은 모든 기수 비트라인들을 대량으로 병렬로 동작시킴으로써 독출/기입 동작들을 개선한다. 2개의 인터리브된 페이지들로 구성된 행의 이러한 "교번-비트라인" 구조는 한 블록의 독출/기입 회로들에 맞추는 문제를 완화시키는데 도움을 줄 것이다. 또한, 비트라인간 용량성 커플링을 고려함으로써 정해진다. 우수 페이지 혹은 기수 페이지에 한 세트의 독출/기입 모듈들을 멀티플렉싱하기 위해 블록 디코더가 사용된다. 따라서, 한 세트의 비트라인들이 독출 혹은 프로그램될 때마다, 인터리빙된 세트는 바로 옆 이웃 커플링을 최소화하기 위해 접지될 수 있다. 그러나, 인터리빙 페이지 구조는 적어도 3가지 면에서 단점이 있다. 먼저, 추가의 멀티플렉싱 회로를 요구한다. 두 번째로, 수행이 느리다. 워드라인에 의해 혹은 일렬로 연결된 메모리 셀들의 독출 혹은 프로그램을 마치기 위해서, 2번의 독출 혹은 2번의 프로그램 동작들이 요구된다. 세 번째로, 2개의 이웃들이 서로 다른 시간들에서, 이를테면 개별적으로 기수 및 우수 페이지들에서 프로그램될 때 플로팅 게이트 레벨에서 이웃한 전하 저장 소자들간의 필드 커플링과 같은 다른 교란 영향들을 해결함에 있어 최적이 아니다. 미국특허 공개 2004-0057318-Al은 복수의 인접한 메모리 셀들을 병렬로 감지할 수 있게 하는 메모리 디바이스 및 이의 방법을 개시한다. 예를 들면, 동일 워드라인들을 공유하는 행을 따른 모든 메모리 셀들은 페이지로서 함께 독출 혹은 프로그램된다. 이러한 "전(all)-비트라인" 구조는 인접 교란 영향들에 야기되는 오류들을 최소화하면서 "교번-비트라인" 구조의 수행에 두 배가 되게 한다. 그러나, 모든 비트라인들을 감지하는 것은 이웃한 비트라인들의 상호 정전용량으로부터 유발된 전류들에 기인하여 이들 비트라인들간에 크로스-토크 문제를 야기한다. 이것은 이웃한 한 쌍의 비트라인들의 도통 전류들이 감지되고 있는 동안의 시간에 실질적으로 관계없이 이들 비트라인들간에 전압차를 유지함으로써 해결된다. 이러한 도통이 과해졌을 때, 여러 비트라인의 정전용량에 기인한 모든 변위 전류들은 이들이 모두 시변 전압차에 의존하기 때문에 사라진다. 각 비트라인에 결합된 감지 회로는 비트라인 상에 전압 클램프를 가지므로 임의의 이웃한 한 쌍의 연결된 비트라인들 상의 전위차는 시간 독립적이다. 비트라인 전압이 클램프된 상태에서, 비트라인 정전용량에 기인한 방전을 감지하는 종래의 방법은 적용될 수 없다. 대신에, 감지 회로 및 방법은 비트라인에 무관하게 주어진 커패시터를 방전 혹은 충전하는 레이트에 주목함으로써 메모리 셀의 도통 전류를 결정할 수 있게 한다. 이것은 감지회로를 메모리 어레이의 구조와는 무관하게(즉, 비트라인 정전용량과는 무관하게) 할 것이다. 특히, 비트라인 크로스토크를 피하기 위해서 감지하는 동안 비트라인 전압들이 클램프되게 한다. 파워 소비는 메모리 디바이스들, 및 특히 전(all)-비트라인 구조를 구비한 메모리 디바이스들에 있어 한 중요한 고찰이다. 대량 병렬 감지에 있어서, 도통 전류 흐름을 가진 메모리 셀들의 수는 심해질 것이다. 파워 소비는 교번-비트라인 구조보다 병렬로 동작하는 메모리 셀들의 수가 잠재적으로 2배인 전-비트라인 구조에 있어선 훨씬 더 심하다. 또한, 일정전압 비트라인을 가지는 방식에 있어서, 비트라인은 안정된 전압상태들을 유지하기 위해 셀에 접속된 동안 프리차지된다. 이것은 감지동안 프리차지 동작에서, 파워가 비트라인을 충전하는 것만이 아니라 소비하는 셀 전류에 대해서도 작업하게 소비됨을 의미한다. 그러므로, 감소된 파워 소비의 고 수행 및 고 용량 비휘발성 메모리에 대한 일반적인 필요성이 있다. 특히, 파워 효율적인 향상된 독출 및 프로그램 수행을 가진 콤팩트한 비휘발성 메모리에 대한 필요성이 있다. 003c#발명의 요약003e# 발명의 일 면에 따라서, 하나 이상의 패스들에 걸쳐 한 페이지의 복수-상태 메모리 셀들을 감지할 때, 패스에서 무관한 것으로 알려진 페이지의 메모리 셀들은 파워를 절약하기 위해 상기 감지 동안 그들의 도통 전류들이 턴 오프 되게 한다. 발명의 또 다른 면에 따라서, 복수 패스들에 거쳐 한 페이지의 메모리 셀들을 프로그래밍할 때, 패스에서 무관한 것으로 알려진 페이지의 메모리 셀들은 파워를 절약하기 위해 프로그램 검증 동작 동안에 그들의 도통 전류들이 턴 오프 되게 한다. 발명의 또 다른 면에 따라서, 감지 동작 동안에, 파워 소비 기간은 기간을 늘어나게 하는 임의의 동작들을 우선적으로 시작함으로써 최소화된다. 바람직한 실시예에서, 메모리 어레이의 비선택된 워드라인들에 대한 프리차지 동작은 선택된 비트라인이 프리차지되는 기간을 늘리지 않도록 현 감지 사이클 전에 우선적으로 시작된다. 발명의 또 다른 면에 따라서, 비선택된 워드라인 프리차지는 복수의 임계 전압들에 관하여 감지의 복수 패스들을 포함하는 감지 사이클의 시작에서만 수행된다. 본 발명의 여러 면들에 의해 파워의 절약은 보다 파워 효율적인 메모리 디바이스가 되게 한다. 파워 소비에 있어 절약은 현존 독출/기입 회로들에 비해 50퍼센트 만큼에 이를 수 있다. 특히, 많은 수의 독출/기입 모듈들은 부피가 큰 전원장치를 요구함이 없이 병렬로 사용될 수 있다. 발명의 또 다른 면에 따라서, 교번하는 프로그램 국면(phase) 및 검증 국면의 사이클들을 갖는 프로그램 동작에서, 프로그래밍 방법은 프로그램 국면의 시작에서 프로그램될 메모리 셀들의 비트라인들을 충전하지 않으면서 프로그램이 억제된(금지된, inhibited) 메모리 셀들의 상기 비트라인들을 소정의 전압까지 충전하는 단계; 및 상기 프로그램 국면의 끝에서 프로그램 금지된 상기 메모리 셀들의 상기 비트라인들을 방전하지 않으면서 프로그램할 메모리 셀들의 비트라인들은 방전하는 단계를 포함한다. 일 실시예에서, 방전되지 않은 비트라인들의 적어도 부분집합은 교번하는 프로그램 국면과 검증 국면간을 사이클링할 때 그의 전압을 유지할 것이며, 그럼으로써 매 프로그램 국면에서 비트라인들의 파워 소비적 충전 및 방전을 제거한다. 방전되지 않은 비트라인의 부분집합은 현 분할 임계 전압에 관하여 검증된 메모리 셀들에 대응한다. 또 다른 실시예에서, 모든 방전되지 않은 비트라인들은 교번하는 프로그램 국면과 검증 국면간을 사이클링할 때 그의 전압을 유지할 것이며, 그럼으로써 매 프로그램 국면에서 비트라인들의 파워 소비적 충전 및 방전을 제거한다. 이것은 차단된 비트라인들이 이들의 도통 셀들에 의해 방전되는 것을 방지함으로써 달성된다. 각각의 메모리 셀 혹은 NAND 체인과 이의 연관된 비트라인간에 스위치가 제공된다. 스위치는 이의 연관된 비트라인 상의 전압 상태에 응하여 비트라인이 실질적으로 제로전압에 있을 때 그의 연관된 비트라인에 메모리 셀 혹은 NAND 체인을 연결하고 비트라인이 실질적으로 전원전압에 있을 때 그의 연관된 비트라인으로부터 메모리 셀 혹은 NAND 체인을 단절시킨다. 본 발명의 추가의 특징들 및 이점들은 바람직한 실시예들의 다음 설명으로부터 이해될 것이며, 이 설명은 첨부한 도면들과 함께 취해질 것이다.