나노튜브 스위치를 이용한 비휘발성 섀도우 래치 document_id A220623068576

휘발성 회로는 지금까지 디지털 회로의 기준이었고 지금도 계속하여 기준이 되고 있다. 초기 개발 단계에서, 2극 회로(bipolar circuit)는 아날로그 및 디지털 회로용으로 폭넓게 사용되었다. 더 밀집되고 더 쉽게 집적되지만 더 느린 FET 기반 회로가 곧 이어졌고, 예컨대 계산기와 같은 저가 및 저전력 응용을 위해 도입되었지만, 2극 회로는 고속 응용을 위해 사용되었다. 2극, NMOS 단독 또는 PMOS 단독 칩에서 나타나는 정적 전력 소실(power dissipation)을 제거하기 위해, 상보형 CMOS(NMOS와 PMOS를 결합한 것) 장치 기반 회로들이 도입되었고, 정적 전력 소실은 회로가 스위칭된 때에만 전력 소실이 발생하기 때문에 사실상 제거되었다. 전력 소실을 허용가능한 레벨로 하도록 더 낮은 온칩 전압(on-chip voltage)에서 장치 및 회로 성능을 증가시키면서 매 2년마다 회로의 수를 대략 2배로 하기 위해 FET 장치 스케일링이 도입되어 성공적으로 사용되었다. 회로의 수가 수백만 개로 증가함에 따라, 2극 전력 소실이 너무 높아져서 CMOS가 2극 회로 교체용으로 사용되었고, CMOS는 로직, 메모리 및 아날로그 제품의 반도체 산업에서 선택의 기술이 되었다. 다양한 전자적 기능(메모리, 디지털 및 아날로그 회로)을 위한 공통의 CMOS 기술 플랫폼 때문에, 수억 개의 회로 및 수십억 개의 비트를 통합하는 시스템 온 칩(system-on-chip; SoC)이 가능하게 되었다. 새로운 더 밀집한 기술 세대로의 이전은 칩당 더 많은 기능을 가능하게 하고 경제적으로 뿐만 아니라 성능적 이유 때문에 이주가 이루어지고 있다. 새로운 기술 세대(새로운 기술 노드)는 장치의 폭 및 더 밀집한 상호접속 배선에 대한 증가된 전류 구동으로 트랜지스터 밀도 개선을 가져온다. 그러나, 서브-150 nm 기술에 있어서, 장치 임계 전압 스케일링이 점차적으로 어려워지고, 결과적으로 높은 FET 장치 오프 상태 누설 전류 및 대응하는 높은 정적 전력 소실을 야기한다. 종래의 치수(dimensional) 및 전압 스케일링을 사용하는 것은 칩(예를 들면, SoC)을 고속으로 밀집시키는데 더 이상 충분하지 않고, 따라서 전력 소실은 칩당 속도 및 기능의 조합에 대하여 제한을 설정한다. 90 nm 기술 노드(technology node)에서, 총 전력(동적 및 정적 전력)의 25-50%는 누설 전류에 의해 유도되는 정적 전력 소실에 기인한다. 프로젝션은 65 nm 기술 노드의 제품에 대하여 정적 전력 소실이 동적(동작시) 전력 소실을 초과할 것임을 보여준다. 새로운 기술 세대는 전력 소실, 특히 빈약한 스케일링 및 관련된 높은 장치 오프 상태 누설 전류에 기인하는 정적 전력 소실에 의해 제한된다. PC, 셀폰, 게임 등과 같은 많은 응용이 휴대형이고 배터리 동작을 요구하기 때문에, 고속 동작을 가능하게 하면서 전력 소실을 제어하는 것이 필요조건이다. 전력 소실은 논리 회로 크기 및 동작 속도의 조합에 대한 제한을 설정하기 때문에, 고속 성능 기능의 계속적인 증가를 유지하기 위하여 새로운 칩 구조 및 회로 설계 솔루션이 필요하다. 버틴(Bertin) 등의 미국 특허 제6,097,243호에 개시된 구조 및 설계에 의한 전력 감소의 한 방법은 회로가 소정의 시간동안 비활동인 때 동적 전력을 줄이기 위해 클럭 속도를 줄이기 위한 메카니즘 조정을 제안한다. 정적 전력은 임계 전압을 증가시키고 관련 누설 전류를 감소시키도록 소스-바디 전압을 조정함으로써 또한 감소된다. 이 방법은 일부 회로에 대한 전력 소실을 감소시킬 수 있지만, 동적 및 정적 전력 소실은 여전히 비교적 높게 유지한다. 실제로, 전력 소실을 감소시키기 위한 임계 전압 변조는 바디 영역이 변조될 수 있는 벌크 CMOS 기술에서만 사용될 수 있다. 격리된 개별 장치 바디 영역을 가진 SOI CMOS 기술은 미국 특허 제6,097,243호에 설명된 것처럼 변조될 수 없다. 버틴 등의 미국 특허 제6,097,241호에 개시된 구조 및 설계에 의한 관련된 전력 감소 방법에 있어서, 행동(activity) 검출 회로는 제1 로직 스테이지에서 입력 회로 행동을 감시하고 후속 스테이지에서 회로의 속도를 증가시켜 고속 동작을 가능하게 한다. 장치 임계 전압의 변조가 또한 요구되고, 미국 특허 제6,097,243호와 관련하여 위에서 설명된 관련 제한을 갖는다. 구조 및 설계에 의해 전력을 감소시키기 위한 다른 관련 방법은 버틴 등의 미국 특허 제6,345,362호에 개시되어 있고, 여기에서 상이한 전력 레벨을 갖는 복수의 온칩 기능 유닛은 칩 전력 성능을 최적화하기 위해 온칩 제어 프로세서 유닛 및 온칩 전력 관리 유닛을 이용한 다양한 속도를 요구하는 명령(instruction)과 매칭된다. 각 기능 유닛의 동작 전력 및 관련 속도는 미국 특허 제6,097,243호와 관련하여 위에서 설명한 것처럼 관련 제한을 가진 임계 전압 변동에 의해 조정된다. 구조 및 설계에 의해 전력을 감소시키는 다른 방법은 다타(Datar) 등의 미국 특허 제6,625,740호에 설명되어 있고, 여기에서 일군의 명령에 대해 요구되지 않은 회로들이 턴오프되도록 명령이 시험되고 코드가 재배열된다. 회로 그룹들은 각종 명령들을 처리하기 위해 필요한 때 온으로 된다. 주어진 예에서, 회로들은 오프 상태로 있기 위하여 10 클럭 사이클을 요구하고 풀(full) 전력 상태로 복원되기 위하여 10 사이클을 요구하는 것으로 가정된다. 동적 전력과 정적 전력은 둘 다 전력이 오프로 되는 이들 회로에서 감소되지만 데이터는 전력이 오프인 동안에 레지스터에서 유지되지 않고 전력 오프시에 메모리로 전송되고 전력 온시에 다시 전송되지 않으면 손실될 것이다. 구조 및 설계에 의해 전력을 감소시키는 다른 방법은 굿나우(Goodnow) 등의 미국 특허 제6,658,634호에 개시되어 있는데, 여기에서 로직은 임계 로직 네트(critical logic net)가 관련 레지스터를 포함하는 것을 보장하도록 설계되고, 로직 합성 소프트웨어는 클럭이 선택적으로 정지되고 최종 데이터가 특수한 명령 시퀀스에 대하여 요구되지 않은 로직 스테이지 내의 레지스터에 유지되는 것을 보장하기 위해 사용된다. 비록 이 방법이 동적 전력 소실을 감소시키지만, 정적 전력 소실은 누설 전류 때문에 높게 유지된다. 버틴 등의 미국 특허 제5,986,962호에서, 전력 감소는 각 레지스터(래치)가 저전력 보유용으로 설계된(최적화된) 대응하는 섀도우 레지스터(래치)를 갖도록 하는 구조 및 설계에 의해 달성된다(낮은 누설 전류의 CMOS 소자). 이 시스템의 상태는 저전력 모드로 천이(transition)할 때 섀도우 래치로 전송되고, 전력은 칩의 일부의 논리 회로로부터 또는 전체 칩으로부터 제거된다. 로직 상태는 전력이 복원될 때 각 레지스터로 복원된다. 이 방법이 동적 전력과 정적 전력 둘 다를 크게 감소시키고 칩 전부가 오프로 되는 경우 저전력 섀도우 레지스터에 대한 것을 제외한 모든 전력 소실이 사실상 제거되지만, 섀도우 레지스터는 그들 자신의 중대한 문제점을 안고 있다. 첫째, 저전력 소실 레지스터(래치)는 알파 입자에 민감하고 데이터 완전성(data integrity)에 문제가 있다. 복사선 경화 기술(radiation hardening technique)이 래치에 적용될 수 있지만, 일부 기술 변화가 필요할 수 있다. 둘째, 정적 전력은 저전력 섀도우 래치에서 여전히 소실된다. 또한, 각각의 고성능 래치에 저전력 섀도우 래치를 추가하면 칩면적을 크게 증가시켜서 칩 설계에 영향을 주고 웨이퍼당 칩 수를 감소시켜서 칩 가격을 증가시킨다. 예컨대 하이 로직 및 메모리 콘텐츠, 시스템 온칩(SoC) 구조와 같은 다양한 회로 기능을 가진 고집적도 제품은 현재의 반도체 산업 설계 실시에 있어서 중요한 부분이다. 벌크 또는 SOI CMOS 기술을 이용한 고집적도 제품 설계는 고수준의 집적 및 SoC 장치가 제공하는 혼합 데이터와 신호 처리를 요구하는 휴대형의 배터리 구동 시스템에서 특히 중요하다. 특히 소비자 응용에서의 제품 필요조건은 설계 진행에 따라 변화하기 쉽다. 결국, 설계는 범용(일반적으로 RISC 구조) 임베디드 마이크로프로세서 코어, 임베디드 DSP, 임베디드 ASIC 설계(eASIC), 임베디드 FPGA, 임베디드 메모리 및 기타의 기능들과 같은 임베디드형의 프로그램가능 로직 기능을 포함한 별개 요소들의 조합을 가끔 이용한다. 소망하는 제품 기능의 시장 진입 시간(time-to-market)은 제품 성공에 절대적이고, 예컨대 최적화 ASIC 설계와 같은 더욱 고객맞춤화(customized) 방법을 이용하여 총 전력 소실을 최소화하면서 최대 성능으로 기능을 최적화하는 시간이 전형적으로 불충분하다. 그 대신, 설계는 최적화 설계보다 더 많은 전력을 소산시키는 프로그램가능 로직 기능을 포함해서 설계 주기의 끝 부근에서 제품 기능 변경의 융통성을 가능하게 하고, 경제적 이유 때문에 다수의 응용을 서비스하도록 하여야 한다. 새로운 더 밀집한 기술 세대로의 이전은 칩당 더 많은 기능을 가능하게 하고 경제적으로 뿐만 아니라 성능면에서도 유리하다. 새로운 기술 세대(새로운 기술 노드)는 트랜지스터 밀도를 개선하고 장치 폭 및 더 밀집한 상호접속 배선에 대한 전류 구동을 증가시킨다. 그러나, 서브-150 nm 기술에 있어서, 장치 임계 전압 스케일링은 점차적으로 어려워지고, 결과적으로 높은 FET 장치 오프 상태 누설 전류 및 대응하는 높은 정적 전력 소실을 야기한다. 도 1은 기술 노드의 함수(및 대응하는 년도)로서 정상화 전력 소실을 보인 것이다. 도 1의 출처는 IEEE 컴퓨터 소사이어티 2003년 12월호이다. 기술 노드는 최소 특징 사이즈 및 관련 게이트 길이의 면에서 제시된다. 정적 전력은 규모 축소(dimensions shrink)로서 지수적으로 성장하고, 동적(스위칭) 전력은 알맞은 속도로 성장한다. 90 nm 기술 노드에서, 총 전력(동적 및 정적 전력)의 25-50%는 누설 전류에 의해 유도되는 정적 전력 소실에 기인한다. 프로젝션은 65 nm 기술 노드의 제품에 대하여 정적 전력 소실이 동적(동작시) 전력 소실을 초과할 수 있음을 보여준다. 새로운 기술 세대는 전력 소실, 특히 빈약한 스케일링 및 결과적인 높은 장치 오프 상태 누설 전류에 기인하는 정적 전력 소실에 의해 제한된다. 종래의 치수 및 전압 스케일링을 사용하는 것은 칩(예를 들면, SoC)을 고속으로 밀집시키는데 더 이상 충분하지 않고, 따라서 전력 소실은 칩당 속도 및 기능의 조합에 대하여 제한을 설정한다. PC, 셀폰, 게임 등과 같은 많은 응용이 휴대형이고 배터리 동작을 요구하기 때문에, 칩 구조 및 회로 설계를 통한 전력 소실 제어가 필요조건이다. 그러나, 워크스테이션 및 서버와 같은 비휴대형 응용에서조차 빈약한 CMOS 기술 스케일링에 의해 야기되는 전력 소실 제한은 동작 속도 및 필요한 전력 관리 구조를 제한한다. 고집적도 제품 설계에 전력 관리를 성공적으로 통합시키기 위해, 전력 소실과 관련된 회로 설계 효율을 이해하는 것이 중요하다. 도 2는 각종 로직 설계 방법에 대하여 32 비트 동작을 구현하는데 필요한 동작당 에너지(피코-쥴(pico-Joules))를 보여주고 있다. 가장 융통성있고 다예한(versatile) 프로그램가능 로직은 PC/워크스테이션에 대하여 2,000 pJ을, 및 RISC 구조 마이크로프로세서에 대하여 200 pJ을 요구하는 최소 전력 효율이다. 이와 대조적으로, 최소 융통성 설계 방법인 ASIC는 동일한 로직 기능에 대하여 단지 2 pJ만을 소산시키는 최대 전력 효율이다. DSP는 특정 디지털 신호 처리 작업을 수행하기 위한 가속 디지털 신호 처리 기능으로서 전형적으로 사용되기 때문에 60 pJ에서 또한 매우 효율적이다. 도 2의 출처는 빌 댈리(Bill Dally)에 의한 "저전력 구조"(Low-Power Architecture)의 프리젠테이션이다. 각종 동작에 필요한 에너지는 대역폭에 의해 지배된다. 도 3은 레지스터, ALU 및 OCD 32 비트 동작뿐만 아니라 메모리로부터의 판독 및 칩을 통한 32 비트 전송(100 pJ)을 위하여 요구되는 에너지를 보여주고 있다. 칩 상호접속에서 장거리(10 mm) 구동과 관련된 비교적 높은 에너지(100 pJ)는 비확장성 배선(wiring) 및 칩 사이즈 증가의 결과이다. 도 3의 출처는 빌 댈리의 2002년의 고성능 컴퓨터 구조에 관한 국제 심포지엄이다. 현재의 단일 프로세서 칩 구조 및 설계 방법이 변화되지 않고 남아있으면, 로직과 메모리 기능의 온칩 상호접속과 관련된 전력 소실 및 대기시간(latency)은 유력 인자로 되어 전력 제한 칩 성능을 야기할 것이다. 실제로, 칩 구조는 응답하였고, 다중, 단일 프로세서, 분배형 레지스터 파일, 명시적 관리 로컬 메모리, 보다 더 최적 배치를 위한 강화된 평면도 그리기(floor planning) 및 기타의 기술 혁신(innovation)이 온칩 상호접속을 방해하여 유력한 전력/성능 제한 인자가 된다. 이렇게 새롭게 진화하는 칩 구조 및 설계 방법으로, 칩 성능에 대한 제한은 항상 그러한 것처럼 임베디드 로직 및 메모리 기능에 주로 기인한다. 그러나, 이러한 임베디드 회로는 전술한 바와 같이 스케일링이 점차적으로 어려워지고, 정적 전력 소실은 칩 동작에 대한 성능을 세트하기 시작한다. CMOS 회로에서 정적 전력은 스위칭이 일어나지 않은 경우에도 존재한다. 이것은 빈약하게 스케일된 장치 임계 전압 및 동작 전압 때문에 흐르는 누설 전류에 기인한다. 정적 전력은 전압을 감소시키는 것에 의해서만, 바람직하게는 임시적으로 비사용중인 회로의 전압을 제로로 감소시킴으로써(이들 회로에 대한 전압 인가를 선택적으로 제거함으로써) 감소된다. 고속 칩 설계는 가끔 동시 동작이라고 부르는 로직 설계 기술을 사용한다. 이 기술들은 파이프라인 기법(pipelining) 및 병행 기법(parallelism)이고, 여기에서 로직 기능은 스테이지(stage)라고 하는 더 작은 피스(서브 블록)로 나누어져서 많은 동작들이 동시에 실행되는 것에 의해 명령이 실행되는 속도가 개선되게 한다. 동시 로직 설계 기술은 1990년에 Addison-Wesley Publishing Company, Inc.가 발행한 H.B. Bakoglu의 "VLSI의 회로, 상호접속 및 패키징"(Circuits, Interconnections, and Packaging for VLSI) 412-416 페이지; 및 David T. Wang의 "FO4 메트릭 재방문"(Revisiting the FO4 Metric)에서 더 자세히 설명되어 있다. 동시 로직 동작의 중요한 태양은 명령의 시작이 이전 명령의 완료를 기다리지 않는다는 것이다. 이 방법으로, 하드웨어의 모든 부분이 매 주기마다 이용되어 이용가능 로직의 사용을 최상으로 만들고 기계 수율을 증가시킨다. 명령들 간의 의존성은 로직 성능이 최대의 가능한 성능을 달성하는 것을 방해하지만; 명령 최적화는 예를 들면 파이프라인 기법을 이용하여 고속 성능을 달성하기 위해 사용된다. 예를 들어서 파이프라인 기법은 실질적으로 더 높은 동작 속도를 가져오는 레지스터(레지스터 파일, 레지스터 뱅크, 파이프라인 래치 또는 래치라고도 부름)에 의해 나누어진(분리된) 랜덤 로직 블록을 사용한다. 즉 실행 속도를 개선하기 위해 파이프라인 기법이 사용된다. 로직은 스테이지라고 하는 대략 동일한 더 작은 피스로 나누어지고, 레지스터(래치)의 뱅크는 로직 스테이지의 인터페이스에서 임시 값(로직 상태)을 유지하도록 삽입된다. 이때, 로직 클럭 주파수는 로직 스테이지의 최장 지연과 래치 지연 오버헤드를 합한 값의 역수에 비례하는 레벨까지 증가될 수 있다. 로직 스테이지, 레지스터(단일 래치 및 더블 래치 설계) 및 클러킹의 예는 전술한 H.B. Bakoglu의 참조 서적 338-349 페이지에 기술되어 있다. 레지스터(래치) 설계의 예는 H.B. Bakoglu의 참조 서적 349-355 페이지에 기술되어 있다. 설계는 레지스터의 수를 증가시키고 로직 스테이지 지연을 감소시킨다. 예를 들면, IBM 750 파워 PC 칩에서 사용되는 레지스터(래치)의 수는 약 10,000개이다. 차세대 파워 PC 설계인 IBM 970에서는 약 300,000개의 레지스터를 사용한다. 휘발성 레지스터( 래치 )를 이용한 설계 전력 소실은 도 1 내지 도 3과 관련하여 앞에서 설명한 것처럼 가끔 로직 기능의 최대 성능 제한을 설정하기 때문에 중요한 고려대상이다. 현재, 로직 상태는 휘발성 레지스터 래치에 임시로 저장된다. 그러나, 레지스터마다 전용 나노튜브 장치를 가진 비휘발성 레지스터의 도입은 로직 상태가 인가 전압 없이 세이브되게 한다. 즉, 집적회로의 일부(또는 전부)의 전력 소실을 제로로하여 전력 소실을 줄이고, 다른 로직 블록들은 더 많은 전력을 사용할 수 있게 하여 필요에 따라 더 고속으로 동작할 수 있게 하는 한편, 이하에서 설명하는 다른 장점들을 갖게 한다. 랜덤 로직을 더 작은 블록들로 나누었을 때의 성능 잇점 외에, 테스팅 잇점이 또한 있다. 로직 테스팅은 각각의 로직 노드가 "1" 및 "0"의 로직 상태로 스위칭될 것을 요구한다. 다수의 게이트(예를 들면 천만개, 일억개)를 가진 칩들은 로직이 더 작은 스테이지(블록)로 세분되지 않으면 효율적으로 테스트될 수 없다. 래치에 의해 분리된 더 작은 로직 스테이지들은 로직 테스트가능성을 예컨대 98-99%에 도달하게 한다. 여기에서 설명하는 레지스터는 테스트 목적으로 직렬로 또한 상호접속될 수 있다. 로직 테스트 패턴(테스트 벡터)이 인가되고, 로직 응답이 측정되어 당업계에서 잘 알려져 있는 바와 같이 결함 칩을 식별 및 제거한다. 이하의 참고 문헌은 로직 테스트가능성을 위한 설계를 설명한다: H Fujiwara의 "로직 설계 및 테스트가능성을 위한 설계", 매사추세츠주 캠브리지, MIT 프레스, 238, 256-259 페이지; P.H. Bardel, W.H. McAnney 및 J. Savir의 "VLSI에 대한 빌트인 테스트: 의사 무작위 추출(pseudorandom) 기술", 뉴욕주 뉴욕, 죤 윌리 앤드 손스, 1987, 38-43 페이지. 다수의 다른 레지스터 파일 회로 설계가 가능하다(상기 Bakoglu 문헌 참조). 예를 들면, 클럭 동기 레지스터 파일 스테이지 회로 설계는 도 4a에 도시된 바와 같이 CLK1 및 CLK2와 같은 2개의 중첩되지 않은 클럭으로 마스터 래치 스테이지 회로와 슬레이브 래치 스테이지 회로를 사용할 수 있다. 대안적으로, 클럭 동기 레지스터 파일 스테이지 회로 설계는 도 4b에 도시된 CLK(및 그 상보인 CLKb)와 같은 단일 클럭으로 마스터 래치 스테이지 회로와 슬레이브 래치 스테이지 회로를 사용할 수 있다. 도 4a는 2개의 비중첩 클럭(CLK1, CLK2)을 사용하는 종래의 파이프라인식 동기 로직 기능(5)을 도시한 것으로, 이 기능은 최신식 고속 동작용으로 설계된 레지스터(7, 12, 18)(및 도시를 생략한 다른 레지스터)에 의해 분리된 로직 스테이지(10, 14)(도시를 생략한 다른 로직 스테이지)를 포함한다. 예시적인 레지스터(12)는 마스터(L1) 래치(20)와 슬레이브(L2) 래치(25)로 구성된다. 마스터(L1) 래치(20)는 레지스터 셀(1∼n)로 구성되고 슬레이브(L2) 래치(25)는 셀(1'∼n')로 구성된다. 레지스터 스테이지는 레지스터 스테이지(16)가 대응하는 레지스터 셀(k, k')로 구성된 것처럼 대응하는 레지스터 셀 쌍으로 구성된다. 로직 스테이지(10, 14)는 예컨대 랜덤 로직 스테이지로 구성될 수 있고, 또는 예컨대 고속 싱크 SRAM L1 캐시와 같은 온보드 캐시일 수 있다는 것에 주목하는 것이 중요하다. 마스터(L1) 래치(20)와 같은 마스터(L1) 래치는 클럭 CLK1에 의해 기동될 때 선행 로직 스테이지(10)로부터 데이터를 수신하고, 입력 데이터를 포착 및 유지한다. 슬레이브(L2) 래치(25)와 같은 슬레이브(L2) 래치는 클럭 CLK2에 의해 기동될 때 대응하는 마스터(L1) 래치(20)로부터 정보를 수신하고, 그 정보를 다음 로직 스테이지(14)에 전송하며, 그 다음에 그 정보를 CLK2 클럭 사이클의 끝 부근에서 래치한다. 도 4b는 단일 클럭(CLK)을 사용하는 종래의 파이프라인식 동기 로직 기능(40)을 도시한 것으로, 이 기능은 최신식 고속 동작용으로 설계된 레지스터(45, 55, 65)(및 도시를 생략한 다른 레지스터)에 의해 분리된 로직 스테이지(50, 60)(및 도시를 생략한 다른 로직 스테이지)를 포함한다. 예시적인 레지스터(55)는 마스터(L1) 래치(70)와 슬레이브(L2) 래치(75)로 구성된다. 마스터(L1) 래치(70)는 레지스터 셀(1∼n)로 구성되고 슬레이브(L2) 래치(75)는 셀(1'∼n')로 구성된다. 레지스터 스테이지는 레지스터 스테이지(80)가 대응하는 레지스터 셀(k, k')로 구성된 것처럼 대응하는 레지스터 셀 쌍으로 구성된다. 로직 스테이지(50, 60)는 예컨대 랜덤 로직 스테이지로 구성될 수 있고, 또는 예컨대 고속 싱크 SRAM L1 캐시와 같은 온보드 캐시일 수 있다는 것에 주목하는 것이 중요하다. 마스터(L1) 래치(70)와 같은 마스터(L1) 래치는 클럭(CLK) 사이클 시간의 앞의 절반(first half) 동안에 선행 로직 스테이지(50)로부터 데이터를 수신하고, 입력 데이터를 포착 및 유지하며, 그 데이터를 클럭 사이클의 뒤의 절반의 시작시에 슬레이브(L2) 래치에 또한 전달한다. 슬레이브(L2) 래치(75)와 같은 슬레이브(L2) 래치는 클럭(CLK) 사이클 시간의 뒤의 절반(second half)의 시작시에 대응하는 마스터(L1) 래치(70)로부터 정보를 수신하고, 그 데이터를 다음 로직 스테이지(60)에 전송하며, 그 다음에 그 데이터를 클럭(CLK) 사이클 시간의 뒤의 절반의 끝 부근에서 래치한다. 최신식의 PC 칩, 예를 들면 애플(Apple) 컴퓨터 및 소니 플레이스테이션(SONY Playstation)에서 사용되는 IBM 970 파워 PC 칩의 전기적 특성은 2개의 비중첩 클럭 설계를 이용하는 고속 동기화 로직 칩에서 동작 속도와 동적 및 정적 전력 소실 간의 관계를 나타낸다. IBM 970 칩은 1.3 볼트에서 동작하고, 구리 배선에 의한 SOI CMOS 기술을 이용하여 130 nm 기술 노드에서 설계되며, 1 메가비트의 온보드 L1 싱크 SRAM 캐시, 4 메가비트의 온보드 L2 싱크 SRAM 캐시, 및 약 3 GHz 클럭 주파수에서 동작하는 비중첩 클럭(CLK1, CLK2)(도 4a의 동기 로직 기능(5)에 대한 방법과 유사함)에 의한 더블 래치 설계를 포함한다. 동작시에, 약 340 ps의 클럭 주기에서, 마스터 래치는 선행 로직 스테이지로부터 데이터를 수신하고 그 데이터를 포착(래치)하고 그 데이터를 슬레이브 래치용으로 준비시키기 위해 약 170 ps를 가진다. 슬레이브 래치는 대응하는 마스터 래치로부터 데이터를 수신하고 그 정보를 다음 로직 스테이지에 전송하고, 그 다음에 그 정보를 래치하기 위해 약 170 ps를 가진다. IBM 970 칩은 약 90 와트의 동적(활동) 전력 소실과 25 와트의 장치 누설에 기인하는 정적(대기) 전력 소실을 가지며; 정적 전력은 활동 전력 소실의 약 28%이다. 도 5는 이상치 이하(less-than-ideal) 임계 전압 및 대응하는 전원 장치 스케일링에 기인하는 정적 전력에 대한 장치 누설 전류의 증가하는 충격을 포함한 CMOS 장치 스케일링에 기반을 둔 프로젝트 관련 동적 및 정적 전력을 나타내는 종래 기술의 도 1에서 130 nm 기술 노드 포인트로 작도(plot)된 종래 기술의 IBM 970 파워 PC 관련 동적(활동) 및 정적(대기) 전력을 도시한 것이다. 최신식의 IBM 970 파워 PC 칩 관련 전력 소실값은 정적 전력 문제가 적어도 도 1 및 도 5에 표시된 만큼 중요하고, 더 진보된 기술 노드가 개발됨에 따라 정적 전력 소실이 이것을 방지하기 위한 구조 및 회로 설계 수단이 사용되지 않으면 우세해질 수 있다는 것을 표시한다. 도 6은 도 4b에 도시된 레지스터 스테이지(80)에 대응하는 종래의 레지스터 파일 스테이지 회로(500)를 도시한 것이다. 레지스터 파일 설계와 동작에 관한 설명은 1990년 Addison-Wesley Publishing Company, Inc.가 발행한 H.B. Bakoglu의 "VLSI의 회로, 상호접속 및 패키징"(Circuits, Interconnections, and Packaging for VLSI) 349-356 페이지의 문헌에서 찾아볼 수 있다. 종래의 레지스터 파일 스테이지 회로(500)는 마스터 래치 스테이지 회로(505)와 슬레이브 래치 스테이지 회로(510)를 포함하고, 이 회로들은 모두 동기 (클럭) 모드에서 동작하고 모두 휘발성이다. 즉, 전력이 끊어지거나 제거되면 저장된 데이터가 소실된다. 마스터 래치 스테이지 회로(505)는 입력 노드(515)와 출력 노드(520)를 갖는다. 슬레이브 래치 스테이지 회로(510)는 마스터 래치 스테이지 회로(505)의 출력 노드이기도 한, 입력 노드(520)와 출력 노드(525)를 갖는다. 노드(520)는 또한 슬레이브 래치 스테이지 회로(510)의 스토리지 노드이다. 마스터 래치 스테이지 회로(505)의 입력 노드(515)는 입력 신호(VIN)를 수신하여 노드(535)에 접속된 CMOS 전송 게이트(530)를 구동하며, 교차 결합된 CMOS 인버터(545, 550)에 의해 형성된 제1 스토리지 노드(535)를 구동한다. 입력 신호(VIN)는 도 4b의 로직(50)으로부터의 VIN에 대응한다. CMOS 전송 게이트(530)는 예를 들면 NMOS 단독 전송 게이트 대신에 NMOS와 PMOS 장치 둘 다를 사용하고, 장치 임계 전압 강하를 제거함으로써 풀(full) 전원과 접지 전압 레벨 사이에서 논리 "1" 상태와 논리 "0" 상태가 천이하는 것을 보장한다. 클럭(CLK)(540)과 상보 클럭(CLKb)(540')은 CMOS 전송 게이트(530)를 온(ON)/오프(OFF)시킴으로써 입력 노드(515)의 입력 신호(VIN)가 노드(535)를 구동시키거나 차단하기 위해 사용되고, 이것에 의해 교차 결합 CMOS 인버터(545, 550)의 로직 스토리지 상태를 결정한다. 모든 인버터는 특별히 지정하지 않는 한 CMOS 인버터라는 점에 주목한다. CMOS 인버터는 전원에 접속된 PMOS 풀업 장치 및 접지에 접속된 NMOS 풀다운 장치를 포함하고, 1990년 Addison-Wesley Publishing Company, Inc.에서 발행한 H.B. Bakoglu의 문헌 "VLSI의 회로, 상호접속 및 패키징" 152 페이지에 설명된 것처럼 동작한다. 교차 결합 인버터(545, 550)는 CMOS 전송 게이트(560)에 접속된 스토리지 노드(555)를 구동한다. 클럭(CLK)과 상보 클럭(CLKb)은 CMOS 전송 게이트(560)를 온/오프시킴으로써 저장된 로직 상태 노드(555)가 마스터 래치 스테이지 회로(505)의 출력 노드(520)를 구동시키거나 차단하기 위해 사용된다. 마스터 래치 스테이지 회로(505)의 출력 노드이기도 한 슬레이브 래치 스테이지 회로(510)의 입력 노드(520)는 인버터(570)를 구동한다. 인버터(570)의 출력은 출력 노드(525)에서 VOUT를 출력하고, 인버터(575)의 입력을 또한 구동한다. 출력 신호(VOUT)는 도 4b의 VOUT에 대응하고, 이것은 로직(60)에 대한 입력을 구동한다. 인버터(575)의 출력(580)은 CMOS 전송 게이트(585)에 접속된다. 클럭(CLK)과 상보 클럭(CLKb)은 인에이블시에 인버터(570, 575)를 교차 결합하는 피드백 루프의 존재를 형성 또는 차단하기 위해 사용된다. 데이터를 저장할 때, CMOS 전송 게이트(585)는 온으로 되어 인버터(570, 575)가 교차 결합된 기억 장치를 형성하며, 노드(520)는 스토리지 노드로서 작용한다. CMOS 전송 게이트(585)가 오프일 때, 인버터(570, 575)는 교차 결합되지 않고 기억 장치를 형성하지 않는다. 동작시에, 도 4b에 도시된 것과 같은 클럭킹 방식은 도 4b에 도시된 더블 래치 설계(40)의 동작을 동기화시키기 위해 사용된다. 레지스터 스테이지(80)는 마스터(L1) 래치(70)의 부분집합인 셀 k와 슬레이브(L2) 래치(75)의 부분집합인 셀 k'를 포함한다. 마스터(L1) 래치(70)와 같은 마스터(L1) 래치는 클럭 사이클 시간의 앞의 절반 동안에 선행 로직 스테이지(50)로부터 데이터를 수신하고, 입력 데이터를 포착 및 유지하며, 그 정보를 클럭 사이클 시간의 뒤의 절반의 시작시에 슬레이브(L2) 래치(75)와 같은 슬레이브(L2) 래치에 또한 전달한다. 슬레이브(L2) 래치(75)와 같은 슬레이브(L2) 래치는 클럭 사이클 시간의 뒤의 절반의 시작시에 대응하는 마스터(L1) 래치(70)로부터 정보를 수신하고, 그 정보를 다음 로직 스테이지(60)에 전송하며, 그 정보를 클럭 사이클 시간의 뒤의 절반의 끝 전에 래치한다. 만일 클럭이 클럭 사이클의 앞의 절반 중에 정지되면, 마스터(L1) 래치(70)는 로직 상태 또는 데이터를 유지(저장)한다. 만일 클럭이 클럭 사이클의 뒤의 절반 중에 정지되면, 슬레이브(L2) 래치가 로직 상태 또는 데이터를 유지(또는 저장)한다. 만일 전력이 제거 또는 소실되면, 로직 상태 또는 데이터가 소실된다. 도 6은 도 4b에 도시된 마스터(L1) 래치(70)의 레지스터 파일 스테이지(80)의 셀 k에 대응하는 종래의 마스터 래치 스테이지 회로(505), 및 도 4b에 도시된 슬레이브(L2) 래치(75)의 레지스터 파일 스테이지(80)의 셀 k'에 대응하는 슬레이브 래치 스테이지 회로(510)를 도시한 것이다. 동작시, 클럭 사이클의 시작시에 클럭(CLK)(540)은 고전압에서 저전압으로 천이하고 클럭 사이클의 앞의 절반 동안 저전압으로 유지되며, 상보 클럭(CLKb)(540')은 저전압에서 고전압으로 천이하고 클럭 사이클의 앞의 절반 동안 고전압으로 유지된다. CMOS 전송 장치(530)가 온으로 되면 입력 노드(515)의 전압(VIN)이 스토리지 노드(535)에 결합된다. CMOS 전송 장치(560)가 오프로 되면 마스터 래치 스테이지 회로(505)의 출력이 슬레이브 래치 스테이지 회로(510)의 입력 노드(520)로부터 격리된다. 또한, CMOS 전송 장치(585)가 오프로 되면 인버터(575)의 출력(580)과 인버터(570)의 입력(520) 간의 피드백 경로를 차단하여 노드(520)가 스토리지 노드로서 작용하지 못하게 한다. 전압(VIN)은 클럭 사이클의 앞의 절반의 끝 이전에는 항상 정확한 로직 상태에 대응하는 전압값으로 천이하여, 클럭 사이클의 뒤의 절반의 시작시에 클럭 천이 전에 대응 로직 상태를 저장하도록 교차 결합된 인버터(545, 550)에 충분한 시간이 유지되게 한다. 클럭(CLK)(540)은 저전압에서 고전압으로 천이하여 클럭 사이클의 뒤의 절반의 시작시에 고전압으로 유지되고, 상보 클럭(CLKb)(540')은 고전압에서 저전압으로 천이하여 클럭 사이클의 뒤의 절반 동안 저전압으로 유지된다. CMOS 전송 장치(530)가 오프로 되면 클럭 사이클의 앞의 절반의 끝에서 입력 전압(VIN)에 대응하는 상태로 유지하고 있는 스토리지 노드(535)로부터 입력 노드(515)의 전압(VIN)을 분리한다. CMOS 전송 장치(560)가 온으로 되면 출력 노드(525)를 출력 전압(VOUT)으로 구동하는 인버터(570)의 입력(520)에 스토리지 노드(555)의 상태를 전송하고, 또한 인버터(575)의 입력을 구동한다. CMOS 전송 장치(585)가 온으로 되면 인버터(575)의 출력(580)을 인에이블시켜서 인버터(570)의 입력을 구동하고, 슬레이브 래치 상태 스테이지 회로(510)의 상태를 클럭 사이클의 제2 스테이지의 끝까지 저장한다. 버틴(Bertin) 등의 미국 특허 제5,986,962호에서, 휘발성 저전력 섀도우 래치는 휘발성 고성능 레지스터 파일 전력이 오프로 되어 전술한 바와 같이 정적 전력 소실을 감소시키도록 레지스터 파일 로직 상태 또는 데이터를 유지한다. 그러나, 휘발성 저전력 섀도우 래치는 온으로 유지되어야 하고, 기억 장치가 휘발성이기 때문에 백업 모드에서 로직 상태 또는 데이터를 기억하는 동안 여전히 전력이 소실되고, 만일 전력이 없어지면 정보가 손실된다. 또한, 휘발성 저전력 소실 섀도우 래치는 정적 전력을 최소화하도록 낮은 바이어스 전류를 사용하고, 따라서 매우 방해받기 쉬워서 저장된 로직 상태 또는 데이터가 손실되거나 파괴될 수 있다. 이것은 예를 들면 전원 노이즈, 온칩 스위칭 노이즈, 알파 입자 또는 다른 복사선 방해에 기인하여 발생할 수 있다. 또한, 섀도우 래치는 추가적인 칩 면적을 필요로 하여 칩 사이즈를 실질적으로 증가시킬 수 있다. 도 7은 2개의 동작 모드, 즉 정상 동작 모드와 저전력 로직 상태(또는 데이터) 보유 모드를 가진 종래의 서브시스템(700)을 도시한 것이다. 정상 동작 모드에서, 휘발성 고성능 및 대응하는 높은 활동 전력 로직 동작은 고성능 시스템 래치를 이용하여 실행된다. 저전력 로직 상태(또는 데이터) 보유 모드에서, 로직 상태 또는 데이터는 저전력 섀도우 래치에 저장된다. 휘발성이란 전력이 손실 또는 제거되면 로직 상태 즉 데이터 정보가 손실되는 것을 의미한다. 도 7은 전용 결합 회로(730, 730', 730")에 의해 복수의 종래의 휘발성 시스템 래치(710, 710', 710")가 관련 휘발성 섀도우 래치 회로(720, 720', 720")에 결합된 것을 도시하고 있다. 시스템 래치는 예를 들면 래치 회로 또는 레지스터 파일 또는 레지스터 파일 회로라고도 부른다. 시스템 또는 래치 회로는 전원(P)으로부터 스위치(S1)에 의해 공급되는 VDD로부터 전력이 공급된다. 섀도우 래치 회로는 역시 전원(P)으로부터 스위치(S2)에 의해 공급되는 VMS로부터 전력이 공급된다. 그러나, 스위치(S1, S2)는 다른 소스로부터 전력을 얻을 수 있다. 검출기(D)는 저전력 인터럽트 핀(도시 생략됨)으로부터 올 수 있는 저전력 요구를 검출하기 위해, 또는 도 7에 도시된 바와 같이 저전력을 요구하는 코드에 대한 오피(op) 코드 스트림(ST)을 감시함으로써 저전력 요구를 검출하기 위해 사용된다. 검출기(D)가 저전력 또는 대기 모드를 요구하는 오피 코드(또는 인터럽트 핀)를 검출하면, 검출기(D)는 그 출력을 여기시켜 2가지 효과를 가져온다. 한가지 효과는 스위치(S1)를 인에이블시켜 전원(VMS)으로부터 전력을 공급하는 것이다. 두번째 효과는 스위치(S2)를 기동시켜서, 검출기(D) 천이와 스위치(S2) 기동 사이의 시간 지연 후에, 래치 회로로의 VDD 전원을 차단하는 것이다. 시간 지연은 래치 회로의 전력 공급이 중단되는 시간만큼 섀도우 래치(720, 720', 720")가 인에이블되는 것을 보장하기 위해 도입된다. 휘발성 섀도우 래치(720, 720', 720")는 감소 전력 모드가 끝날 때까지 전압 VMS의 전력 공급이 유지되고, 저장된 로직 상태 또는 데이터가 휘발성 시스템 래치(710, 710', 710")에 전송된 후에만 전력이 제거될 수 있다.