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반도체 메모리장치의 블록 디코딩 회로 document_id A220623069314

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문맥 (context)
반도체 메모리장치는 데이터를 저장하기 위한 메모리셀 어레이를 구비한다. 메모리셀 어레이는 일반적으로 데이터 선택 구조와 동작속도 및 레이아웃 면적을 고려하여 다수개의 정상(normal) 메모리셀 어레이 블록들로 나뉘어 구성된다. 그런데 정상 메모리셀 어레이 블록들 내에 한개의 불량 메모리셀이라도 존재하면, 반도체 메모리장치는 정상동작을 수행하지 못하므로 불량품으로 처리된다. 따라서, 반도체 메모리장치는 테스트를 통하여 발견되는 정상 메모리셀 어레이 블록들 내의 불량 메모리셀을 리페어(repair)하기 위해, 리페어 메모리셀들로 구성되는 리페어 메모리셀 어레이 블록을 내장한다. 또한 반도체 메모리장치는 메모리셀 어레이의 어드레스를 디코딩하기 위해 로우 어드레스 디코딩 회로 및 칼럼 어드레스 디코딩 회로를 갖는다. 도 1은 반도체 메모리장치, 특히 DRAM의 통상적인 로우 어드레스 디코딩 회로를 나타내는 블록도이다. 도 1에 도시된 바와 같이 로우 어드레스 디코딩 회로는 블록 디코더 부(Block Decoder Unit)(100)와 블록 디코더 부의 출력신호에 의해 인에이블되는 워드라인 디코더 부(Word Line Decoder Unit)(110)로 구성되어 있다. 블록 디코더 부(Block Decoder Unit)(100)는 정상 메모리셀 어레이 블록들에 대한 디코딩 뿐만 아니라, 입력된 로우 어드레스가 리페어 어드레스인지 아닌지를 판별하여 그 결과에 따라서 정상 메모리셀 어레이 블록의 정상 워드라인(Normal Word Line)을 인에이블시킬 것인지 리페어 메모리셀 어레이 블록의 리페어 워드라인(Repair Word Line)을 인에이블시킬 것인지를 결정한다. 도 1을 참조하면, 블록 디코더 부(100)는, 블록 선택 어드레스(BDRA)를 수신하여 디코딩하는 복수개의 블록 디코더(B11-B14), 블록 선택 어드레스(BDRA) 및 워드라인 선택 어드레스(WDRA)를 수신하여 리페어 어드레스인지 아닌지를 체크하는 복수개의 리페어 어드레스 체크회로(R11-R14)를 구비한다. 리페어 어드레스 체크회로(R11-R14)의 출력신호들은 리페어 판별신호(PRREB) 라인에 드레인이 공통 연결되는 풀다운 엔모스 트랜지스터들(N11-N14)의 게이트들에 인가된다. 그런데 리페어 어드레스 체크회로(R11-R14)에 의한 리페어 어드레스 판별은 블록 디코더(B11-B14)에 의한 블록 디코딩 보다 더 긴 시간을 필요로 한다. 따라서 블록 선택 어드레스(BDRA)가 블록 디코더(B11-B14)에 입력되는 시점을 기준으로 블록 디코더(B11-B14)의 출력신호들이 리페어 판별신호(PRREB) 보다 늦게 앤드(AND) 게이트들(A11-A14)에 도착하도록, 블록 디코더(B11-B14)의 출력단에 지연기(D11-D14)가 추가된다. 앤드(AND) 게이트들(A11-A14)은 리페어 판별신호(PRREB)에 의해 제어되고, 지연기(D11-D14)에 의해 지연된 블록 디코더(B11-B14)의 출력신호들, 즉 신호들(BS1-BSn)을 수신하여 블록 선택신호(BS11-BS1n)를 발생한다. 지연기(D11-D14)는 일반적으로 긴 채널 길이(long channel length)를 가지는 인버터, R(저항), 및 C(커패시터)로 구성된다. 그리고 지연기(D11-D14)의 지연 시간은 다음과 같은 점들이 고려되어 결정되어야 한다. 첫째, BS1과 PRREB 간의 최악의 지연(worst delay) 차가 고려되어야 한다. 즉, 블록 선택 어드레스(BDRA)의 전파 방향으로 첫번째 블록 디코더(B11)의 출력신호(BS1)가 발생되고 리페어 판별신호(PRREB)가 마지막 리페어 어드레스 체크회로(R14)에 의해 발생되는 경우가 고려되어야 한다. 둘째, 블록 선택 어드레스(BDRA)와 워드라인 선택 어드레스(WDRA) 간의 타임 스큐(Time Skew)가 고려되어야 한다. 즉, 리페어 어드레스 체크회로(R11-R14)에는 블록 선택 어드레스(BDRA) 뿐만 아니라 워드라인 선택 어드레스(WDRA)도 입력되므로 리페어 판별신호(PRREB)의 속도는 BDRA 및 WDRA 중에서 느린 것의 지배를 받는다. 그러나 블록 디코더(B11-B14)에는 블록 선택 어드레스(BDRA) 만 입력된다. 따라서 블록 선택 어드레스(BDRA)와 워드라인 선택 어드레스(WDRA) 간의 타임 스큐(Time Skew)가 고려되어야 한다. 셋째, 리페어 어드레스 체크회로(R11-R14)는 블록 디코더(B11-B14)와 비교해서 회로 및 소자의 구성이 다르다는 점이 고려되어야 한다. 그런데, 도 1에 도시된 블록 디코딩 회로(블록 디코더 부)(100)에서는 지연기(D11-D14)의 지연 시간이 상기와 같은 점들이 고려되어 결정된다고 하더라도, 지연기(D11-D14)와 리페어 어드레스 체크회로(R11-R14) 사이의 지연특성 미스매치(mismatch)에 의해 영향을 받아 동작속도가 느려지거나 오동작이 발생될 수 있는 단점이 있다. 또한 블록 디코더(B11-B14)의 출력단에 지연기(D11-D14)가 추가됨으로 인해 칩 면적을 증가시키는 단점이 있다.
지시문 (instruction)
주어진 원문을 읽고 필요한 정보를 파악하여, 원문에 근거해 질문에 답하라.
질문 (question)
블록 디코더 부(100) 내에서 앤드(AND) 게이트들(A11-A14)이 블록 선택신호(BS11-BS1n)를 발생시키기 위해 수신하는 두 가지 입력 신호는 무엇인가?
추론 과정 (compact_reasoning)
  1. 1과제 해석task_interpretation

    앤드 게이트(A11-A14)가 블록 선택신호를 생성할 때 받는 입력 신호의 종류를 파악해야 한다.

  2. 2정보 추출information_extraction

    앤드 게이트의 동작과 관련된 구성요소 및 신호 흐름을 문맥에서 추출한다.

    • 앤드(AND) 게이트들(A11-A14)은 리페어 판별신호(PRREB)에 의해 제어되고, 지연기(D11-D14)에 의해 지연된 블록 디코더(B11-B14)의 출력신호들, 즉 신호들(BS1-BSn)을 수신하여 블록 선택신호(BS11-BS1n)를 발생한다.
  3. 3근거 선택evidence_selection

    앤드 게이트가 수신하는 신호로 명시된 '리페어 판별신호(PRREB)'와 '지연된 블록 디코더의 출력신호(BS1-BSn)'를 선별한다.

    • 앤드(AND) 게이트들(A11-A14)은 리페어 판별신호(PRREB)에 의해 제어되고, 지연기(D11-D14)에 의해 지연된 블록 디코더(B11-B14)의 출력신호들, 즉 신호들(BS1-BSn)을 수신하여
  4. 4논리 통합logical_integration

    앤드 게이트가 제어 신호(PRREB)와 데이터 성격의 신호(BS1-BSn)를 모두 입력받아 최종 신호를 만든다는 관계를 통합한다.

  5. 5결론 도출conclusion_formulation

    수신하는 두 신호는 리페어 판별신호(PRREB)와 지연기(D11-D14)에 의해 지연된 블록 디코더(B11-B14)의 출력신호들(BS1-BSn)이다.

    • 앤드(AND) 게이트들(A11-A14)은 리페어 판별신호(PRREB)에 의해 제어되고, 지연기(D11-D14)에 의해 지연된 블록 디코더(B11-B14)의 출력신호들, 즉 신호들(BS1-BSn)을 수신하여
  6. 6답변 생성answer_generation

    질문에 따라 두 가지 신호를 명확히 나열하여 답변을 작성한다.

    • 리페어 판별신호(PRREB)
    • 지연기(D11-D14)에 의해 지연된 블록 디코더(B11-B14)의 출력신호들, 즉 신호들(BS1-BSn)을 수신
최종 답변 (final_answer)
리페어 판별신호(PRREB)와 지연기(D11-D14)에 의해 지연된 블록 디코더(B11-B14)의 출력신호들(BS1-BSn)이다.
핵심 해석 (core_interpretation)
블록 디코딩 회로에서 앤드 게이트들은 리페어 판별신호와 지연기에 의해 지연된 블록 디코더의 출력신호들을 수신하여 블록 선택신호를 발생한다.