기준 전압 회로 document_id A220623072356

도 12 는, 종래의 ED (Enhancement Depletion) 형 기준 전압 회로를 나타내는 회로도이다. ED 형 기준 전압 회로는, 디프레션 NMOS 트랜지스터 (84) 및 NMOS 트랜지스터 (85) 를 갖고 있다. 디프레션 NMOS 트랜지스터 (84) 의 게이트 및 소스는 기준 전압 출력 단자 (83) 에 접속되고, 드레인은 전원 단자 (81) 에 접속되어 있다. NMOS 트랜지스터 (85) 의 게이트 및 드레인은 기준 전압 출력 단자 (83) 에 접속되고, 소스는 접지 단자 (82) 에 접속되어 있다 (예를 들어, 특허 문헌 1 참조). 이 ED 형 기준 전압 회로에서는, 전원 단자 (81) 의 전원 전압이 변동되어도, 각 MOS 트랜지스터가 포화 동작되고 있으면, 출력되는 기준 전압은 변동되기 어렵다. 여기에서, NMOS 트랜지스터 (85) 의 상호 컨덕턴스를 gm85 로 하고, 디프레션 NMOS 트랜지스터 (84) 의 출력 저항을 ro84 로 하면, 저주파에 있어서의 기준 전압 출력 단자 (83) 에 있어서의 전원 전압 변동 제거비 (전원 전압의 변동과 전원 전압의 변동에 대한 기준 전압의 변동의 비) (PSRRLF) 는, PSRRLF=gm85×ro84 …(2) 에 의해 산출된다. 그러나, 디프레션 NMOS 트랜지스터 (84) 의 채널 길이 변조 효과 등에 의해, 전원 단자 (81) 의 전원 전압이 변동되면, 기준 전압도 변동된다. 따라서, 전원 전압 변동 제거비 (PSRRLF) 가 커지지 않는다. 이 대책으로서, 캐스코드 회로를 전원 단자 (81) 에 부가하는 경우가 있다. 도 13 은, 종래의 기준 전압 회로를 나타내는 회로도이다. 도 13 의 기준 전압 회로는, 바이어스 전원 (89), NMOS 트랜지스터 (88), ED 형 기준 전압 회로 (86) 를 구비하고 있다. NMOS 트랜지스터 (88) 의 게이트는 바이어스 전원 (89) 에 접속되고, 소스는 ED 형 기준 전압 회로 (86) 에 접속되고, 드레인은 전원 단자 (87) 에 접속되어 있다. 도 13 의 기준 전압 회로에서는, 전원 단자 (87) 의 전원 전압이 변동되어도, 전원 단자 (81) 의 전원 전압이 일정해지도록 NMOS 트랜지스터 (88) 가 동작하므로, ED 형 기준 전압 회로 (86) 의 기준 전압은 변동되기 어렵다. 여기에서, NMOS 트랜지스터 (88) 의 상호 컨덕턴스를 gm88 로 하고, NMOS 트랜지스터 (88) 의 기판 바이어스 상호 컨덕턴스를 gmb88 로 하고, NMOS 트랜지스터 (88) 의 출력 저항을 ro88 로 하면, 저주파에 있어서의 기준 전압 출력 단자 (83) 에 있어서의 전원 전압 변동 제거비 (PSRRLF) 는, PSRRLF=(gm88+gmb88)×ro88×(gm85×ro84) …(3) 에 의해 산출된다. 즉, 전원 전압 변동 제거비 (PSRRLF) 는, (gm88+gmb88)×ro88 배가 된다. 상기 기준 전압 회로의 활용예에 대해 설명한다. 도 14 는, 종래의 기준 전압 회로의 활용예를 나타내는 회로도이다. 도 14 의 기준 전압 회로는, 디프레션 NMOS 트랜지스터 (91～93), NMOS 트랜지스터 (94), 기준 전압 출력 단자 (83) 및 ED 형 기준 전압 회로 (86) 를 구비하고 있다. 디프레션 NMOS 트랜지스터 (91) 의 게이트는 디프레션 NMOS 트랜지스터 (92) 의 소스에 접속되고, 소스는 ED 형 기준 전압 회로 (86) 에 접속되고, 드레인은 전원 단자 (87) 에 접속되어 있다. 디프레션 NMOS 트랜지스터 (92) 의 게이트는 디프레션 NMOS 트랜지스터 (91) 의 소스에 접속되고, 소스는 디프레션 NMOS 트랜지스터 (93) 의 드레인에 접속되고, 드레인은 전원 단자 (87) 에 접속되어 있다. 디프레션 NMOS 트랜지스터 (93) 의 게이트는 소스에 접속되어 있다. NMOS 트랜지스터 (94) 의 게이트는 드레인 및 디프레션 NMOS 트랜지스터 (93) 의 소스에 접속되고, 소스는 접지 단자 (82) 에 접속되어 있다 (예를 들어, 특허 문헌 2 참조). 이 기준 전압 회로에서는, 전원 단자 (87) 의 전원 전압이 변동되어도, 전원 단자 (81) 의 전원 전압이 일정해지도록 디프레션 NMOS 트랜지스터 (91) 가 동작하므로, ED 형 기준 전압 회로 (86) 의 기준 전압은 변동되기 어렵다. 여기에서, 디프레션 NMOS 트랜지스터 (91) 의 게이트 전압과 소스 전압이 동등해지도록 디프레션 NMOS 트랜지스터 (92) 가 동작하면, 디프레션 NMOS 트랜지스터 (91) 의 상호 컨덕턴스는 전원 전압 변동 제거비에 기여하지 않기 때문에, 디프레션 NMOS 트랜지스터 (91) 의 기판 바이어스 상호 컨덕턴스를 gmb91 로 하고, 디프레션 NMOS 트랜지스터 (91) 의 출력 저항을 ro91 로 하면, 저주파에 있어서의 기준 전압 출력 단자 (83) 에 있어서의 전원 전압 변동 제거비 (PSRRLF) 는, PSRRLF=(gmb91×ro91)×(gm85×ro84) …(4) 에 의해 산출된다. 즉, 전원 전압 변동 제거비 (PSRRLF) 는, gmb91×ro91 배가 된다. [특허 문헌 1] 일본 특허공보 평04-065546호 (도 2) [특허 문헌 2] 일본 공개특허공보 2003-295957호 (도 1)