다이나믹 랜덤 액세스 메모리 장치 및 메모리 셀을셀프-리프레쉬하는 방법 document_id A220623107781

DRAM(dynamic random access memory) 집적 회로 장치에서, 어레이내의 로우와 칼럼을 지정함으로써 특정 DRAM 셀이 어드레스되도록, DRAM 셀 어레이는 일반적으로 로우와 칼럼으로 배열되어 있다. 워드 라인은 셀에서 데이터를 검출하는 비트 라인 센스 증폭기의 세트에 셀의 로우를 연결한다. 판독 동작에서, 출력을 위해 센스 증폭기에서 데이터의 서브세트가 선택되거나 또는 "칼럼-선택"된다. DRAM 셀은 일반적으로 충전 및 방전된 저장 커패시터의 형태로 저장된 데이터가 비교적 짧은 기간 후에 소모된다는 의미에서 "다이나믹"이다. 그래서, 정보를 보유하기 위해, DRAM 셀의 콘텐츠는 리프레쉬되어야 한다. 저장 커패시터의 충전 또는 방전된 상태는 각각의 메모리 셀에 반복적으로 재인가되어야 한다. 리프레쉬 동작 간의 허용가능한 시간의 최대량은, DRAM 셀 어레이를 구성하는 커패시터의 전하 저장 능력에 의해 결정된다. 일반적으로 DRAM 제조사는 DRAM 셀의 데이터 보유를 보증하는 리프레쉬 시간을 특정하고 있다. 리프레쉬 동작은 판독 동작과 유사하지만, 데이터가 출력되지는 않는다. 센스 증폭기에 의해 셀에서 데이터를 감지한 뒤, 셀에 데이터를 재기입하는 재저장 동작이 뒤따른다. 그래서, 데이터는 "리프레쉬"된다. 로우 어드레스에 따라서 워드라인을 인에이블하고, 센스 증폭기를 인에이블함으로써 리프레쉬 동작이 실행된다. 또한, 외부 리프레쉬 어드레스를 수신하지 않고 센스 증폭기를 동작시킴으로써 리프레쉬 동작이 행해질 수 있다. 이 경우, DRAM 칩에 집적된 리프레쉬 어드레스 카운터는 외부 개시 어드레스를 수신한 뒤 로우 어드레스를 발생한다. 리프레쉬 동작은 "오토 리프레쉬" 및 "셀프-리프레쉬"로 카테고리 구분된다. 칩의 동작 동안 리프레쉬 커맨드가 주기적으로 발생되고 수신될 때 오토 리프레쉬 동작이 발생한다. 오토 리프레쉬 동작 동안, 칩에 다른 커맨드를 수신하는 것이 인터럽트되고, 리프레쉬가 실행된다. 그 다음, 칩은 다른 커맨드를 수신하여 동작하는 것이 허용된다. 셀프-리프레쉬 기능은, 그 메모리 셀에 기입된 데이터를 보유하는 스탠바이(stand-by) 모드일 때 DRAM 내에서 리프레쉬 동작을 행하는 것이다. 셀프-리프레쉬 동작을 행하기 위해, 칩이 소위 "슬립"모드에서 동작중일 때 데이터 손실을 방지하기 위해 셀 데이터의 규칙적인 내부 판독과 그 데이터의 재기입이 이루어진다. 내부 타이머는 셀프-리프레쉬의 주파수를 제어한다. 셀프-리프레쉬 제어 회로는 내부 발진기, 주파수 분할기 및 리프레쉬 카운트 요구 블록으로 구성된다. 온도 모니터링과 가변 리프레쉬 레이트 제어 회로가 포함될 수 있다. 셀프-리프레쉬 기능을 갖는 주지의 다이나믹 DRAM 집적 회로에서, 요구시 동작 모드는 셀프-리프레쉬를 행하는 셀프-리프레쉬 모드로 자동 전환된다. 1987. 1. 13에 이쿠자키에게 부여된 미국 특허 4,636,989는 자동 리프레쉬 회로를 갖는 다이나믹 MOS 랜덤 액세스 메모리를 개시한다. 메모리에서, 클락 발생기는 어드레스 스트로브 신호가 생성되지 않을 때, 리프레쉬 클락 펄스를 발생한다. 1994. 11. 15에 파텔 등에게 부여된 미국 특허 5,365,487은 셀프-리프레쉬 관리를 갖는 DRAM을 개시한다. 1999. 1. 19에 사카키바라에게 부여된 미국 특허 5,862,093은 셀프-리프레쉬를 행하기 위한 관련 시간을 검출하기 위해 발생된 리프레쉬 타이밍 신호를 갖는 다이나믹 메모리 장치를 개시한다. 고속 동작과 고밀도 집적 회로를 얻기 위해, 90 nm, 65 nm, 45 nm형의 딥(deep) 서브-마이크론 CMOS 프로세스가 도입되어 많은 반도체 IC 장치에서 실행되어 오고 있다. 이들 딥 서브-마이크론 프로세스 때문에, MOS 트랜지스터는 크기가 작아지고(즉, 감소된 최소 트랜지스터 치수를 갖는), 트랜지스터의 임계치 전압(Vth)이 저하된다. 그러나, 저하된 임계 전압은 충분한 서브-스레시홀드 누설(즉, 임계 전압 아래의 트랜지스터 게이트 전압에 대해 존재하는 누설 전류)을 가져오므로, 이러한 저하된 임계 전압에 기초한 반도체 IC는 파워 세이브 모드의 동작뿐 아니라 통상의 동작에서 더 많은 전력을 소비한다. DRAM셀이, 저장 커패시터를 비트 라인에 결합하는 최소 크기의 액세스 트랜지스터를 포함하기 때문에, 저장된 전하는 저장 커패시터로부터 빠르게 누설될 수 있다. 그러므로, 보다 빈번한 "셀프-리프레쉬" 동작이 요구된다. 반도체 집적 회로(IC)는 단일 칩에 트랜지스터를 더 많이 수용하고 더 빠른 동작 속도를 얻기 위해 더 소형으로 되어 가고 있다. 그러나, 더 작고 더 빠른 CMOS형 트랜지스터는 더 높은 누설 전류를 갖고, 이 누설 전류 문제는 나노미터 기술 장치에서 더 심각한 설계 변화를 가져 오고 있다. DRAM 장치의 스탠바이 전력 소비를 감소시키기 위해, 외부 DRAM 제어 로직으로부터 "슬립"모드가 제공된다. "슬립"모드에서, 셀 데이터를 보유하기 위해, DRAM 셀은 주기적으로 "리프레쉬"되는 것이 필요하다. 이것은 "셀프-리프레쉬"를 사용하여 이루어진다. 그러나, 더 작고 더 빠른 CMOS 트랜지스터는 현저한 누설 문제를 갖기 때문에, 더 적은 누설 전류 문제를 갖는 구식의 DRAM 기술보다 더 빈번한 "셀프-리프레쉬"동작을 요구하게 된다. 보다 더 심각하게, 고온, 매우 고속의 트래지스터 프로세스 및 매우 높은 파워 레벨 등과 같은 특정 최악의 경우의 조건에서 작은 셀 커패시턴스값으로 인해, 서브-100 nm 로직 프로세스로 조립된 대부분 내장된 DRAM 마크로(시스템-온-칩 응용에서 사용된 DRAM 메모리 회로 블록)은 매우 빈번한 "셀프-리프레쉬"를 요구한다. 이 프로세스, 전압 및 온도(PVT) 조합은 제조 및/또는 장치 동작 기간 동안 쉽게 변화할 수 있다. 그러므로, 셀프-리프레쉬 신호 발생을 위한 내부 셀프 발진기는 PVT 변동으로 인한 광범위한 DRAM 셀 보유 시간을 포함할 수 있어야 한다. 프로세스 기술이 45 nm 이하로 이동하면, 가변 범위의 DRAM 셀 보유 시간이 몇 마이크로초와 몇 밀리초 사이에 올 수 있다. 따라서, 매우 짧은 기간에 셀프-리프레쉬 신호를 발생하기 위해 셀프-리프레쉬용 내부 발진기는 초기화되어야 한다. 가장 짧은 가능한 셀 보유 시간(예를 들면, 마이크로초 정도)에 대해 적절히 셀프-리프레쉬를 행하기 위해 셀프-리프레쉬 신호가 생성되어야 하고, 신뢰할만한 발진 특성의 긴 기간 동안 가장 긴 가능한 셀 보유 시간(예를 들면, 밀리초 정도) 동안 유지해야 한다. 그래서, 셀 보유 시간이 광범위에 걸쳐 가변일지라도, 신뢰할만한 셀프-리프레쉬를 행하고 얻기 위한 DRAM 장치가 요망되고 있다.