스마트 검증을 이용한 다중 상태 비휘발성 메모리프로그래밍 방법 document_id A220623107815

다양한 전자 장치의 사용을 위한 반도체 메모리의 인기는 상승곡선을 그려왔다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 폰, 디지털 카메라, PDA, 모바일컴퓨팅 장치(mobile computing devices), 비-모바일 컴퓨팅 장치 및 기타의 장치 에서 사용된다. 전기적으로 소거가능한 프로그램 가능 읽기전용 기억 장치(EEPROM) 및 플래시 메모리는 가장 인기있는 비휘발성 반도체 메모리 장치들이다. 역시 EEPROM의 일종인 플래시 메모리의 경우, 전체 메모리 어레이 또는 상기 메모리의 일부의 내용이 종래의 EEPROM과는 대조적으로 한 단계에서 소거될 수 있다. 종래의 EEPROM과 플래시 메모리는 반도체 기판 내의 채널영역 상부에 절연되어 위치한 부동 게이트(floating gate)를 활용한다. 상기 부동 게이트는 소스 및 드레인 영역 사이에 위치한다. 제어 게이트(control gate)는 상기 부동 게이트 상부에 절연되어 위치한다. 결과로 형성된 상기 트랜지스터의 상기 임계 전압은 상기 부동 게이트 상에 남아있는 전하의 양에 의해 조절된다. 즉, 상기 트랜지스터가 구동되어 자신의 소스 및 드레인 사이의 도통(conduction)을 허락하기 이전에, 상기 제어 게이트로 인가되어야 하는 최소 전압량은 상기 부동 게이트 상의 전하의 레벨에 따라 제어된다. 일부 EEPROM과 플래시 메모리 장치들은 두 범위(two ranges)의 전하들을 저장하기 위해 사용되는 부동 게이트를 갖는다. 따라서, 상기 저장 엘리먼트는 두 가지 상태들, 즉, 소거 상태와 프로그래밍 상태 사이에서 프로그래밍 및 소거될 수 있다. 그와 같은 플래시 메모리 장치는, 각 저장 엘리먼트가 1 비트의 데이터를 저장할 수 있기 때문에 이진(binary) 플래시 메모리로 종종 언급된다. 다중 상태(또한, 다중 레벨로 불림) 플래시 메모리 장치는 다중의 서로 상이한 허가 및 유효(multiple distinct allowed/valid) 프로그래밍 임계 전압 범위들을 확인(identifying) 함으로써 구현된다. 각각의 서로 상이한 임계 전압 범위는 상기 메모리 장치에서 인코딩된 상기 데이터 비트들의 세트를 위한 소정의 값에 대응한다. 예를 들어, 각 저장 엘리먼트는 상기 엘리먼트가 4개의 서로 상이한 임계 전압 범위들에 대응하는 4개의 이산(discrete) 전하 밴드들 중 하나 내에 위치할 수 있을 때, 2 비트의 데이터를 저장할 수 있다. 일반적으로, 프로그래밍 동작 동안 상기 제어 게이트로 인가된 프로그램 전압(Vpgm)은 시간에 따라 크기(magnitude)가 증가하는 일련의 펄스들로서 인가된다. 하나의 가능한 방법에 따르면, 상기 펄스들의 크기는 소정의 폭만큼(예를 들어 0.2 내지 0.4V) 각각의 연속적인 펄스를 가지고 증가한다. 전압(Vpgm)은 플래시 메모리 엘리먼트들의 제어 게이트들(또는, 일부의 경우, 스티어링 게이트들(steering gates))로 인가될 수 있다. 상기 프로그램 펄스들 사이의 주기들 내에서, 검증 동작(verify operations)이 수행된다. 즉, 병렬로 프로그래밍되고 있는 중인 엘리먼트들 그룹의 각 엘리먼트의 상기 프로그래밍 레벨은 연속적인 프로그래밍 펄스들 사이에서 검증되어, 상기 엘리먼트가 프로그래밍 되고 있는 중인 검증 레벨과 같은지 아니면 이상인지에 대해 판단한다. 다중 상태 플래시 메모리 엘리먼트들의 어레이들에 대해, 검증 단계가 엘리먼트의 각 상태에 대해 실행되어, 상기 엘리먼트가 자신의 데이터 관련 검증 레벨에 도달했는지의 여부에 대해 판단할 수 있다. 예를 들어, 4가지 상태에서 데이터를 저장할 수 있는 다중 상태 메모리 엘리먼트가 세 개의 비교점들(compare points)에 대한 검증 동작을 수행할 필요가 있을 수 있다. 여기에 참조용으로 포함된 미국 출원공개번호 2004/0109362 '다중 상태 메모리들을 위한 스마트 검증'는 기록 시퀀스의 각 프로그래밍/검증/록아웃(lockout) 단계에 대한 순차적 검증 동작들의 수를 최소화하기 위한 프로세스를 제시한다. 처음에는, 상기 검증 위상(verify phase) 동안, 선택된 저장 엘리먼트들이 프로그래밍 되고 있는 상기 다중 상태 범위 중 최하위 상태만이 확인된다. 일단 최초 저장 상태가 상기 선택된 엘리먼트들 중 하나 이상에 의해 도달하면, 다중 상태의 시퀀스에서 다음 상태가 상기 검증 프로세스에 추가된다. 이러한 다음 상태는 가장 빠른 엘리먼트들이 상기 시퀀스에서 이전 상태에 도달한 즉시 혹은 일부 프로그램 펄스들의 지체(delay) 후 추가될 수 있다. 검증 단계에서 체크되는 세트로의 상태들의 추가는 최상위 상태가 추가될 때까지 시퀀스에서의 다중 상태들의 세트의 나머지를 통해 계속된다. 또한, 상기 레벨들에 속한 상기 선택된 저장 엘리먼트들 모두가 상기 목적 값들로 성공적으로 검증되고, 추가적인 프로그래밍이 일어나지 못하도록 록아웃 됨에 따라, 하위 상태들이 상기 검증 세트로부터 제거될 수 있다. 서로 다른 프로그래밍 방식들(schemes)에 적용될 수 있는 추가적인 '스마트 검증' 기술에 대한 필요성이 대두된다. [ 발명에 대한 요약 ] 상기 비휘발성 저장 엘리먼트들의 적어도 일부에 대한 프로그래밍 검증을 시작해야 하는 시점에 대해 적합하게(adaptively) 판단함으로써, 비휘발성 저장 엘리먼트들을 프로그래밍하는 방법이 제공된다. 불필요한 프로그램 검증 단계들을 생략함으로써, 프로그래밍 시간 및 전력 소비가 줄어든다. 상술한 기술은 데이터의 상위 페이지를 중간 상태와 오버랩되는 최종상태 (예를 들어, '하위 중간(lower-middle:LM)' 프로그래밍 모드에서)로 프로그래밍 하기 전에, 데이터의 하위 페이지를 상기 중간 단계로 프로그래밍할 때 발생하는 문제를 해결한다. 이러한 시나리오에서, 상기 비휘발성 저장 엘리먼트들 중 일부는 상기 하위 페이지가 프로그래밍 될 때, 상기 최종상태에 도달했을 수 있다. 최종상태에 도달하는 제 1 비트가 검출되는 비트 패스 검출법(bit-pass detection)이, 따라서, 상위 페이지를 프로그래밍 할 때에 실행될 수 없다. 대신, 상기 최종상태 밖의 시작점으로부터 상기 최종상태에 도달하는 제 1 비트를 검출하고, 이후의 '스마트' 검증을 언제 시작할지 결정하기 위해 상기 검출법을 사용하는 것이 바람직하다. 한 실시예에 있어서, 한 셋트의 비휘발성 저장 엘리먼트들 내의 비휘발성 저장 엘리먼트들은 처음에 공통 제 1 임계 전압분포 내에 놓이는(fall) 각 임계 전압들을 가진다. 상기 비휘발성 저장 엘리먼트들은 소거 상태 분포와 같은 이전의 임계 전압 분포로부터 상기 공통 제 1 임계 전압분포에 도달하도록 프로그래밍 될 수 있다. 상기 제 1 임계 전압분포 내의 상기 비휘발성 저장 엘리먼트들 중 적어도 일부는, 자신들의 임계 전압들이 상기 제 1 임계 전압분포와 오버랩되는 제 2 임계 전압분포에 도달하거나, 상기 제 1 및 2 전압 분포들 밖의 제 3 임계 전압분포에 도달할 수 있도록, 연속적인 전압 펄스들을 이용하여 프로그래밍된다. 상기 비휘발성 저장 엘리먼트들 중 하나의 상기 임계 전압(voltage threshold)이 상기 제 2 임계 전압분포 밖의 상기 제 1 임계 전압분포의 일부로부터, 상기 제 2 임계 전압분포로 천이(transition)될 때, 상기 비휘발성 저장 엘리먼트들의 다른 엘리먼트들의 상기 임계 전압이 상기 제 1 임계 전압분포에서 상기 제 3 임계 전압분포로의 천이를 완료한 시점을 검증하기 위한 검증 프로세스를 시작할 시점이 결정된다. 예를 들어, 상기 검증 프로세스는 소정 개수의 전압 펄스들이 상기 제 3 임계 전압분포로 천이되고 있는 상태의 상기 비휘발성 저장 엘리먼트들로 인가된 후에, 상기 비휘발성 저장 엘리먼트들 중 하나의 엘리먼트의 상기 임계 전압이 상기 제 2 임계 전압분포로의 천이가 완료되었다고 판단된 후에, 개시될 수 있다. 상기 비휘발성 저장 엘리먼트의 상기 제 1 임계 전압분포에서 상기 제 2 임계 전압분포로의 천이는 관련 임계 전압 천이들(transitions)이 상기 제 2 임계 전압분포보다 낮은 하위의 임계 전압(VL)을 지나고, 이후, 상기 제 2 임계 전압분포내에 위치한 상위의 임계 전압(V'H)을 지나는 시점을 판단함으로써(determine) 추적될 수 있다. 상기 V'H는 센싱 여유(margin) 및/또는 잡음 여유를 설명하는 여유만큼 상기 제 2 임계 전압분포의 하위 경계(lower boundary: VH)를 초과할 수 있다. 상기 서로 다른 임계 전압분포들은 다중 레벨 비휘발성 저장 엘리먼트 내의 서로 다른 이진 데이터 상태들을 나타낼 수 있다. [도면에 대한 간단한 설명] 도 1은 NAND 스트링의 평면도이다. 도 2는 도 1의 NAND 스트링의 등가회로도이다. 도 3은 도 1의 NAND 스트링의 횡단면도이다. 도 4는 세 개의 NAND 스트링들을 도시하는 회로도이다. 도 5는 비휘발성 메모리 시스템의 블록도이다. 도 6은 도 5의 상기 비휘발성 메모리 시스템의 센스 블록을 기술하는 블록도이다. 도 7은 비휘발성 메모리 어레이의 블록도이다. 도 8은 소거 상태에서 프로그래밍(programmed) 상태로의 직접 프로그램밍을 갖는 다중 상태 장치에서의 한 예시적인 세트의 임계 전압 분포들을 도시한다. 도 9는 소거 상태에서 프로그래밍(programmed) 상태로의 2단 패스(two-pass) 프로그램밍을 갖는 다중 상태 장치에서의 한 예시적인 세트의 임계 전압 분포들을 도시한다. 도 10A 내지 10C는 다양한 임계 전압 분포들을 보여주고, 비휘발성 메모리를 프로그래밍하는 프로세스를 도시한다. 도 11은 프로그램 검증을 시작해야 할 시점을 적합하게 판단하는 동안 순차적 프로그래밍을 사용하여 비휘발성 저장 엘리먼트들을 프로그래밍하는데 있어서의 이벤트들의 시간 시퀀스를 도시한다. 도 12A 내지 12B는 프로그램 검증을 시작해야 할 때를 적합하게 판단하는 동안 2단 패스(two-pass)(하위 페이지/상위 페이지)프로그램밍 시퀀스를 사용하여 비휘발성 저장 엘리먼트들을 프로그래밍하는데 있어서의 이벤트들의 시간 시퀀스를 도시한다. 도 13A는 비휘발성 저장 엘리먼트의 천이를 추적하는 프로세스를 도시한다. 도 13B 및 13C는 비트라인 금지(inhibit) 전압을 설정함으로써 거침(coarse) 및 정밀(fine) 프로그래밍을 달성하는 방법을 보여주는 타임 라인을 도시한다. 도 14는 데이터의 하위 페이지를 사용하여 비휘발성 저장 엘리먼트들을 프로그래밍하는데 있어서의 이벤트들의 타임 시퀀스를 도시한다. 도 15는 도 14의 시간 시퀀스에 뒤이어, 데이터의 상위 페이지를 사용하여 비휘발성 저장 엘리먼트들을 프로그래밍하는데 있어서의 이벤트들의 타임 시퀀스를 도시한다. 도 16A는 적응형 검증(adaptive verification)을 사용하여, 데이터의 하위 페이지에 기초하여 비휘발성 저장 엘리먼트를 프로그래밍 하기위한 프로세스를 보여주는 흐름도이다. 도 16B는 적응형 검증(adaptive verification)을 사용하여, 데이터의 상위 페이지에 기초하여 비휘발성 저장 엘리먼트를 프로그래밍 하기위한 프로세스를 보여주는 흐름도이다. 도 17은 데이터의 상, 하위 페이지들을 사용하여 비휘발성 저장 엘리먼트를프로그래밍 하기 위한 프로세스를 보여주는 흐름도이다.