셀프 리프레시로 저전력 소비를 갖는 반도체 집적 회로 document_id A220623108028

트랜지스터 반도체 제조 기술이 나노미터 레벨에 접근함에 따라, 그들을 사용하는 결과적으로 생성된 회로 및 시스템에 의해 여러 가지 주요 장점들이 실현된다. 더 높은 집적이 이전의 제조 기술보다 실리콘의 주어진 영역에 더 많은 특징 및 기능을 팩하여 장치를 더 작고 더 용이하게 휴대 가능하게 한다. 더 높은 집적으로, 실리콘 웨이퍼당 더 많은 수의 칩이 제조될 수 있어, 효율적으로 칩당 비용을 감소시킨다. 더 작은 트랜지스터는 낮아진 임계 전압으로 인해 더 빨리 스위치하여 더 빠른 동작 속도를 시스템에 제공한다. 더 작은 치수의 트랜지스터의 장점을 취하는 반도체 장치의 일례는 이 이후로부터는 약어로 DRAM이라고 간단히 나타내는 다이나믹 랜덤 액세스 메모리이다. 당업자는 DRAM이 그 고밀도 및 속도로 인해 컴퓨터 시스템에 가장 널리 채용되고 있음을 이해한다. 예를 들어, RDRAM, SDRAM, DDR-SDRAM과 같은 특정 표준에 적응하는 데 유용한 상이한 타입의 DRAM 시스템이 존재하지만, 그 하위 코어는 여전히 DRAM이다. DRAM 메모리 셀은 저장된 논리 "1" 및 논리 "0" 사이의 구별을 위한 전하 저장에 의거한다. 불행하게도, 이 전하는 비교적 짧은 시간의 기간 후에 약해지거나 방출하므로, 저장된 논리 레벨을 유지하기 위해 주기적인 리프레싱(refreshing)이 필요하게 된다. DRAM 리프레시는, 리프레시 동작을 실행하는 데 필요한 회로가 있으므로, 당업계에 잘 알려져 있다. 리프레시 동작의 간략한 설명은 이하, 도 1에 도시된 종래 기술의 DRAM 시스템을 참조하여 논의한다. 도 1의 종래 기술의 DRAM은 메모리 셀 어레이(100), 피치 제한 주변 회로, 데이터 경로 회로, 어드레싱 회로 및 리프레시 제어 회로를 포함한다. 도 1의 DRAM 시스템은 간략화되어 있지만, 당업자는 DRAM 시스템이 추가의 기능을 인에이블시키기 위한 다른 회로를 포함하는 것을 이해할 것이다. 메모리 셀 어레이(100)는 메모리 셀에 결합되는 워드라인 및 비트라인을 포함한다. 피치 제한 주변 회로는 워드라인을 구동하는 로우 디코더(102) 및 데이터를 메모리 셀의 내외로 전송하는 감지 증폭기 및 비트라인 액세스 회로(104)를 포함한다. 피치 제한 회로는 메모리 셀 어레이(100)의 사이즈에 대응하도록 밀하게 팩(densely packed)된다. 함께 결합되거나 연결되는 노드들에서 인터리빙 회로를 포함하거나 하지 못할 수 있는 링크를 포함할 수 있음을 주의하라. 어드레싱 회로는 로우 어드레스 R_ADDR[n]에 응답하여 프리디코드된 로우 어드레스를 생성하는 로우 어드레스 프리디코더(106), 칼럼 어드레스 C_ADDR[m]에 응답하여 비트라인 액세스 장치를 활성화시키는 칼럼 어드레스 디코더(108), 및 외부 어드레스 A0 내지 An에 응답하여 R_ADDR[n] 및 C_ADDR[m]을 생성하는 어드레스 버퍼(110)를 포함할 수 있다. 데이터 경로 회로는 블록(104) 내의 감지 증폭기들 간의 데이터를 데이터 입/출력 버퍼(도시 생략)에 결합하는 데이터 I/O 회로(112)를 포함한다. 상기 변수 n 및 m은 0과 같거나 0보다 큰 정수값이다. 리프레시 제어 회로는 명령 제어기(114), 내부 로우 어드레스 카운터(116) 및 셀프 리프레시 회로(118)를 포함한다. 그러한 리프레시 제어 회로는 당업계에 잘 알려져 있고, 도 1에 도시된 시스템은 부가적인 동작을 실행하기 위한 부가적인 회로 블록을 포함할 수 있다. 명령 제어기(114)는 클록 신호 CLK에 응답하여, 신호 COMMAND를 통해 DRAM 시스템 내의 다양한 동작을 개시하도록 디코드되는 CKE, WT, RD 및 REF와 같은 여러 개의 시스템 레벨 신호를 수신한다. DRAM 시스템의 동작을 예시하기 위해 사용되는 3개의 동작 예는 판독 동작, 자동 리프레시 동작 및 셀프 리프레시 동작을 포함한다. DRAM 판독 동작은 당업자에게 잘 공지되어 있다. 도 1에서, 판독 동작은, 명령 제어기(114)가 신호 CKE, WT, RD, REF의 미리 정의된 조합을 수신하여 판독 동작을 신호하고, 어드레스 버퍼(110)가 어드레스 신호 A0 내지 An의 특정 세트를 수신할 때 개시된다. 어드레스 버퍼(110)는 로우 어드레스 R_ADDR[n]의 세트 및 칼럼 어드레스 C_ADDR[m]의 세트를 생성한다. 로우 어드레스 프리디코더(106)는, 로우 디코더(102)에 의해 메모리 셀 어레이(100) 내의 적어도 하나의 워드라인을 구동하기 위해 사용되는 R_ADDR[n]으로부터 프리디코드된 로우 어드레스 신호를 생성한다. 구동된 워드라인에 연결된 모들 메모리 셀은 자신의 저장된 전하를 각각의 비트라인에 결합시킨다. 바꿔 말하면, 메모리 셀 어레이(100) 내의 각 비트라인은 대응하는 비트라인 감지 증폭기에 의해 계속해서 감지되어 래치되는 데이터를 반송한다. 상기 구성에 따라, 칼럼 어드레스 디코더(108)는 C_ADDR[m]에 대응하는 블록(104) 내에서 적어도 하나의 비트라인 액세스 장치를 선택하여, 그 비트라인 감지 증폭기를 데이터 I/O 회로 블록(112)에 결합한다. 판독 동작은 리프레시 제어 회로를 수반하지 않는다. 자동 리프레시와 셀프 리프레시 동작의 주요 차이점은 그들 동작이 실행되는 시간이다. CAS-Before-RAS 리프레시 및 RAS-Only 리프레시로도 알려져 있는 자동 리프레시는 DRAM 시스템의 정상 동작 중에 실행되는 한편, 셀프 리프레시 동작은 DRAM 시스템의 슬립 모드 중에 실행된다. 슬립 모드는 전력 소비를 감소시키기 위해 DRAM 시스템의 선택된 회로를 전력 강하하는 데 사용되지만, 메모리 셀 어레이(100) 내의 DRAM 셀이 저장된 데이터를 보유하도록 슬립 모드 중에 리프레시되어야 하는 것이 잘 알려져 있다. 자동 리프레시 동작은, 리프레시 명령이 명령 제어기(114)에 의해 수신된 외부 신호를 통해 수신될 때, DRAM 시스템의 정상 동작 중에 실행된다. 명령 제어기(114)는 그 후제어 신호 REFR을 제공하여 내부 로우 어드레스 카운터(116)를 증가 또는 감소시키고, 어드레스 버퍼(110)에 의해 래칭을 인에이블시킨다. 내부 로우 어드레스 카운터(116)는 어드레스 버퍼(110)에 의해 래치되는 리프레시 어드레스 REF_ADDR[p]를제공한다. 변수 p는 0과 같거나 0보다 큰 정수값임에 주의하라. 어드레스 버퍼(110)는, 적어도 하나의 워드라인을 구동하도록 로우 어드레스 프리디코더(106) 및 로우 디코더(102)에 의해 디코드되는 로우 어드레스 R_ADDR[n]을 생성한다. 각 비트라인 감지 증폭기는 그 후, 자신의 고유 증폭 동작을 통해 액세스된 메모리 셀의 전하를 복원한다. 자동 리프레시 동작이 다른 동작보다 우선적으로 정상 동작 중에 실행되므로, 자동 리프레시 동작은 다른 동작이 재개할 수 있도록 빠르게 실행된다. 셀프 리프레시 회로(118)는 내부 발진기(도시 생략)를 포함한다. DRAM 시스템은 명령 제어기(114)를 통해 슬립 모드(또는 "셀프 리프레시 모드")에 진입하여 셀프 리프레시 회로(118)의 발진기를 개시한다. 셀프 리프레시 회로(118)는 내부 로우 어드레스 카운터(116)에 슬립 신호 SLEEP를 제공한다. 셀프 리프레시 진입 및 종료를 위한 명령에 따라, 신호 OSC_OUT이 셀프 리프레시 모드에서 주기적으로 생성된다. 생성된 신호 OSC_OUT은 내부 로우 어드레스 카운터(116) 및 어드레스 버퍼(110)에 제공된다. OSC_OUT에 응답하여, 어드레스 버퍼(110)는 내부 로우 어드레스 카운터(116)에 의해 생성된 REF_ADDR[p]를 래치하여, 로우 어드레스 R_ADDR[n]을 제공한다. 앞서 설명한 자동 리프레시 경우에서와 같이, 워드라인은 로우 어드레스 프리디코더(106) 및 로우 디코더(102)를 통해 구동되어, 메모리 셀 어레이(100) 내의 메모리 셀을 리프레시한다. 최신의 나노미터 제조 기술 상태에서의 도 1의 DRAM 시스템의 실시는 시스템의 속도 성능을 고유하게 증가시킨다. 특히 트랜지스터들, 특히 로우 어드레스 프리디코더(106) 및 로우 디코더(102)는 자신들을 통한 로우 어드레스 R_ADDR[n]의 전파 지연을 최소화하기 위해 최적화될 수 있다. 그러나, 최소로 치수 조정된 고속 트랜지스터의 중대한 결점은, DRAM 시스템의 전체 전력 소비를 증가시키는 트랜지스터를 통한 누설 전류이다. 나노미터 스케일 기술에 의한 전류 누설 문제는 반도체 산업에 의해 잘 문서화되어 왔다. 따라서, 고속 동작이 전력 소비의 비용으로 얻어진다. 도 2 및 도 3은 나노미터 기술 트랜지스터에서의 전류 누설의 소스를 예시하기 위해 제공된 회로도이다. 도 2는 인버터(202)의 입력에 연결되는 출력을 갖는 2 입력 NAND 게이트(200)로 이루어진 간단한 논리 게이트 회로이다. 예로서, 이 회로는 도 1의 로우 어드레스 프리디코더(106) 내의 여러 가지 회로 중 하나일 수 있다. NAND 게이트(200)는 2개의 로우 어드레스 R_ADDR[h] 및 R_ADDR[i]를 수신하고, 인버터(202)를 통해 프리디코드된 로우 어드레스 PDR_ADDR[k]를 생성한다. 변수 h, i 및 k는 0과 같거나 0보다 큰 정수값인 것에 주의하라. 양 NAND 게이트(200) 및 인버터(202)는 CMOS 트랜지스터로 실시되고, 바람직하게는 속도를 최대화하기 위해 최소의 사이즈로 된다. 명확히 도시되지는 않지만, 2개의 논리 게이트가 VDD 및 VSS 전원에 연결된다. 전류 누설은 도 3에 도시되는 바와 같이, 각 논리 게이트의 모든 트랜지스터에서 발생할 수 있다. 도 3은 도 2에 도시된 인버터(202)의 트랜지스터 개략도이다. 인버터(202)는 VDD 및 VSS 사이에 직렬로 연결되는 p-채널 트랜지스터(300) 및 n-채널 트랜지스터(302)로 이루어진 표준 상보형 CMOS 인버터이다. NAND 게이트(200)의 CMOS 트랜지스터 실시는 당업계에 잘 알려져 있으므로 도시하지 않는다. 나노미터 기술에서 실시될 때, 트랜지스터(300 및 302)는 입력 신호 IN이 논리 "0" 또는 논리 "1" 상태에 유지되더라도 VDD에서 VSS로 전류(Ileak1)를 누설할 수 있다. 또한, 전류는 트랜지스터(300 및 302)의 얇은 게이트 산화물을 통해 VDD로부터 누설할 수 있어(Ileak2), 전류가 앞의 트랜지스터의 드레인/소스 단자로 통과하여 흐르게 한다. 예를 들어, 트랜지스터(300)의 게이트가 앞의 회로에 의해 VSS로 구동되면, 전류는 VDD로부터 자신 게이트 산화물을 통해 VSS로 직접 누설할 수 있다. 따라서, DRAM 시스템의 셀프 리프레시 동작은 휴대 가능한 컴퓨팅 애플리케이션에서 바람직하지 못한 상당한 양의 전력을 소비할 수 있다. 배터리 수명이 유한한 휴대 가능한 컴퓨팅 애플리케이션에서, 슬립 모드가 배터리 수명을 연장하기 위해 연장된 시간 기간 동안 빈번히 사용될 수 있다. 따라서, DRAM 시스템에 저전력 셀프 리프레시 스킴(scheme)을 제공하는 것이 바람직하다.