메모리 디바이스들을 소거 및 프로그래밍하는 방법 document_id A220623108862

플래시 메모리는 동작 전원이 없이도 데이터를 보유할 수 있는 소정 유형의 전자 메모리 매체이다. 플래시 메모리는, 동작 수명 동안에(전형적인 플래시 메모리 디바이스들의 경우 백만번까지의 쓰기 싸이클도 가능함) 프로그래밍, 소거 및 재프로그래밍될 수 있다. 플래시 메모리는 다양한 소비자 어플리케이션, 상업용 어플리케이션 및 기타 어플리케이션들에서 신뢰성 있고, 컴팩트하며 그리고 저렴한 비휘발성 메모리로서 점점 더 인기를 얻어가고 있다. 전자 디바이스들이 점점 더 작아짐에 따라, 가령, 플래시 메모리 유닛과 같은 집적회로 메모리 셀의 단위 면적당 저장가능한 데이터의 양을 증가시키는 것이 바람직하다. 통상적인 플래시 메모리 기술은, 전하 포획(trapping) 유전 셀을 이용하는 메모리 셀에 기초하고 있는바, 이는 2 비트의 데이터를 저장할 수 있다. 비휘발성 메모리의 설계자들은, 하나의 실리콘 질화층 내에 전하를 저장하기 위해서 2개의 전하 저장영역들을 이용하는 메모리 회로들을 최근까지 설계해 왔다. 이러한 유형의 비휘발성 메모리 디바이스는, 이중-비트(dual-bit) 플래시 EEPROM(전기적으로 소거가능하며 프로그래밍가능한 판독-전용 메모리) 이라고 알려졌으며, 이는 캘리포니아 서니베일에 위치한 Advanced Micro Devices(AMD) 사의 등록상표 MIRRORBIT™ 하에서 이용가능하다. 이러한 구성에서, 일 비트는 실리콘 질화층의 한쪽 사이드에 있는 제 1 전하 저장영역을 이용하여 저장될 수 있으며, 두번째 비트는 동일한 실리콘 질화층의 다른 한쪽 사이드에 있는 제 2 전하 저장영역을 이용하여 저장될 수 있다. 예를 들면, 좌측 비트 및 우측 비트는 실리콘 질화층의 물리적으로 상이한 영역들에 저장될 수 있는바 즉, 각 메모리 셀의 왼편 영역 인근 및 오른편 영역 인근에 각각 저장될 수 있다. 통상적인 EEPROM 메모리 셀과 비교하면, 이중-비트 메모리 셀은, 동일한 크기의 메모리 어레이에 2배 정도의 정보를 저장할 수 있다. 도1은 통상적인 이중-비트 메모리 셀(50)의 단면도이다. 메모리 셀(50)은 이중-비트(비트1, 비트2) 구조를 갖는바, 이는 통상적인 EEPROM 메모리 디바이스보다 2배 많은 저장능력을 가능케 한다. 상기 메모리 셀(50)은, 기판(54), 상기 기판(54) 상에 위치한 제 1 절연층(62), 상기 제 1 절연층(62) 상에 위치한 질화물 전하 저장층(64), 상기 질화물 전하 저장층(64) 상에 위치한 제 2 절연층(66), 그리고 상기 제 2 절연층(66) 상에 위치한 폴리실리콘 제어 게이트(68)를 포함한다. 동작가능한 메모리 디바이스를 생산하기 위해서, 제 1 금속 실리사이드 콘택(미도시)이 기판(54) 상에 위치할 수도 있으며, 제어 게이트(66) 위에는 제 2 금속 실리사이드 콘택(미도시)이 적용될 수도 있다. 본 발명의 일실시예에서, 상기 기판(54)은 제 1 매립형 접합영역(60) 및 제 2 매립형 접합영역(61)을 갖는 P-형 반도체 기판(54)이며, 이들 접합영역들은 메모리 셀(50)에 자기-정렬되어 기판(54) 내에 형성된다. 제 1 매립형 접합영역(60) 및 제 2 매립형 접합영역(61)은 각각 N+ 반도체 물질로 형성된다. 전하 저장층(64)은 전하를 보유할 수 있다. 제 1 절연층(62), 전하 저장층(64) 및 제 2 절연층(66)은 산화물-질화물-산화물(ONO) 구성을 이용하여 구현될 수 있는바, 질화물 전하 저장층(64)은 2개의 실리콘 이산화물 절연층(62, 66) 사이에 샌드위치된다. 또는, 전하 저장층(64)은 전하 포획층으로서 매립형 폴리실리콘 아일랜드(buried polysilicon islnad)를 이용할 수도 있다. 메모리 셀(50)은 2개의 데이터 비트들을 저장할 수 있는바, 즉, (비트 1) 동그라미로 표현되는 좌측 비트와 (비트 2) 동그라미로 표현되는 우측 비트를 저장할 수 있다. 실제로, 상기 메모리 셀(50)은 대칭적인 것이 일반적이며, 따라서 제 1 매립형 접합영역(61)과 제 2 매립형 접합영역(62)은 호환성이 있다. 이점에 관하여, 제 1 매립형 접합영역(60)은 우측 비트(비트 2)에 대해서 소스 영역으로서 작용할 수 있으며, 반면에 제 2 매립형 접합영역(61)은 우측 비트(비트 2)에 대해서 드레인 영역으로서 작용할 수 있다. 이와 반대로, 제 2 매립형 접합영역(61)은 좌측 비트(비트 1)에 대해서 소스 영역으로서 작용할 수 있으며, 반면에 제 1 매립형 접합영역(60)은 좌측 비트(비트 1)에 대해서 드레인 영역으로서 작용할 수 있다. 제어 게이트(66)와 기판(54) 사이에 존재하는 문턱전압은, 디바이스가 동작하는 동안에 누설을 방지한다. 비록, 도1에는 하나의 이중-비트 메모리 셀(50)이 도시되어 있지만, 도2를 참조하여 설명된 바와 같이, 임의의 적절한 갯수의 이중-비트 메모리 셀들이 메모리 어레이를 구성하기 위해서 이용될 수 있다라는 점을 유의해야 한다. 도2는 통상적인 어레이 구조(200)(실제의 어레이 구조는 수천개의 이중-비트 메모리 셀을 포함할 수 있다)를 따라 배치된 다수의 이중-비트 메모리 셀을 간략히 나타낸 도면이다. 어레이 구조(200)는 앞서 언급된 바와 같이, 반도체 기판에 형성된 다수의 매립형 비트라인들을 포함한다. 도2에는 3개의 매립형 비트라인들(202, 204, 206)이 도시되어 있는바, 이들 각각은 어레이 구조(200)의 메모리 셀들에 대해 드레인 또는 소스로서 기능한다. 또한, 어레이 구조(200)는, 메모리 셀들의 게이트 전압을 제어하는데 이용되는 다수의 워드라인들을 포함한다. 도2에는 4개의 워드라인들(208, 210, 212 및 214)이 도시되어 있으며, 이들은 일반적으로 비트라인들과 십자형으로 교차하는(crisscross) 패턴을 형성한다. 비록, 도2에는 도시되어 있지 않지만, ONO 스택과 같은 전하 저장층은 워드라인들과 비트라인들 사이에 위치한다. 도2의 점선은 어레이 구조(200)에 있는 2개의 이중-비트 메모리 셀들을 나타낸 것으로, 이들은 제 1 셀(216)과 제 2 셀(218)이다. 특히, 비트라인(204)은 제 1 셀(216)과 제 2 셀(218)에 의해 공유된다. 어레이 구조(200)는 가상 접지 구조(virtual grounded architecture)로 알려져 있는바, 이는 선택된 임의의 비트라인에 접지전위가 인가될 수 있으며 그리고 고정 접지전위를 갖는 임의의 비트라인이 있을 필요가 없기 때문이다. 어레이 구조(200)에 대한 제어로직 및 제어회로들(미도시)은, 프로그래밍, 판독, 소거 및 소프트 프로그래밍과 같은 통상적인 플래시 메모리의 동작 동안에, 메모리 셀들을 선택하는 것, 워드라인들(208, 210, 212, 214)에 전압을 인가하는 것, 그리고 비트라인들(202, 204, 206)에 전압을 인가하는 것을 관장한다. 비트라인 콘택(미도시)을 이용하여 전압이 비트라인들(202, 204, 206)로 전달된다. 도2에는 3개의 전도성 금속배선들(220, 222, 224)과 3개의 비트라인 콘택들(226, 228, 230)이 도시되어 있다. 소정의 비트라인에 대해, 16개의 워드라인들 마다 하나의 비트라인 콘택이 이용되고 있는바, 이는 비트라인의 저항이 매우 높기 때문이다. 전하 저장층(64)을 충전하는 때에, 전력 소모를 감소시키거나 또는 최소화할 수 있는 한 가지 방법은, 전자들을 전하 저장층(64) 안으로 주입하고 이에 의해 메모리 셀(50)을 소거하기 위해서, 파울러-노드하임(Fowler-Nordheim) 터널링 매커니즘을 이용하는 것이다. 도3은 질화물 전하 저장층(64) 안으로 전자들을 주입시키기 위해서 파울러-노드하임(FN) 터널링이 이용되는 파울러-노드하임(FN) 소거 동작 동안에, 통상적인 이중-비트 메모리 셀의 단면을 도시한 도면이다. 메모리 셀(50)의 기본 구조는 도1을 참조하여 설명된 바와 같으며, 설명의 간략화를 위해서 이에 대해 다시한번 설명하지는 않는다. 매립형 접합영역(60, 61)은 플로팅되거나 또는 접지될 수 있다. 고전위인 양(positive)의 게이트 바이어스 전압(예컨대, 18 ~ 20볼트)은, 접지된 기판(54)으로부터 전하 저장층(64)으로 전자들(Θ)을 끌어당기며, 따라서 전하 저장층(64)은 전자들(Θ)로 균일하게 충전된다. 이러한 FN 터널링 동작은 상대적으로 작은 전류량을 수반하며, 따라서 상대적으로 낮은 전력을 소비한다. 도4는 밴드간 열 정공(Band-To-Band Hot Hole : BTBHH) 프로그래밍 동작 동안에, 통상적인 이중-비트 메모리 셀의 구조를 도시한 단면도이다. 메모리 셀(50)의 기본 구조는 도1을 참조하여 설명된 바와 같으며, 설명의 간략화를 위해서 이에 대해 다시한번 설명하지는 않는다. 상기 특정한 바이어스 조건은, 열 정공들(전기적으로는 양으로 대전된)을 질화물 전하 저장층(64)의 오른쪽에(비트 2) 주입시키는데에 이용될 수 있는바, 이는 비트 2에 저장된 전자들을 중화시켜(neutralize) 메모리 셀(50)의 비트 2를 "프로그래밍" 하기 위함이다. 적절하게 선택된 워드라인을 통해 상대적으로 높은 음전압을 게이트(68)에 인가하고, 제 1 매립형 접합영역(60)(이 경우에는 소스로서 기능함)에 대응하는 비트라인을 플로팅시키고, 그리고 제 2 매립형 접합영역(61)(이 경우에는 드레인으로서 기능함)에 대응하는 비트라인에 중간정도인 양(positive)의 바이어스 전압을 인가함으로써, 우측 비트(비트 2)가 프로그래밍된다. 따라서, 정공들이 질화물층(64) 안으로 주입되어, 질화물층(64) 내의 비트 2에 포획된 전자들을 중화시킨다. 비록, 도시되어 있지는 않지만, 드레인/소스 바이어싱 조건들을 스위칭함으로써, 정공들이 비트 1 안으로 주입될 수 있다. 즉, 적절하게 선택된 워드라인을 통해 상대적으로 높은 음전압을 게이트(68)에 인가하고, 제 2 매립형 접합영역(61)(이 경우에는 소스로서 기능함)에 대응하는 비트라인을 플로팅시키고, 그리고 제 1 매립형 접합영역(60)(이 경우에는 드레인으로서 기능함)에 대응하는 비트라인에 중간정도인 양(positive)의 바이어스 전압을 인가함으로써, 좌측 비트(비트 1)가 프로그래밍된다. 도5는 통상적인 이중-비트 메모리 셀(50)의 단면을 도시한 것으로, 프로그래밍 동작의 결과로서 전하 저장층(64)의 중앙 부분에 있는 잔류(residual) 전자들(Θ)을 나타낸 것이다. 이상적인 경우에서는, 메모리 셀(50)의 비트 1, 2 중 어느 하나를 프로그래밍한 이후에, 비트 1, 2 중 다른 하나는 도3의 충전 동작 동안에 전하 저장층(64) 내에 초기에 충전된 전자들의 정확히 절반 만큼을 갖고 있을 것이다. 달리 말하면, 이상적인 경우에 있어서, 비트 1이 프로그래밍되는 경우에 비트 1에서의 전자들의 절반이 중화(neutralize)될 것이며, 비트 2가 프로그래밍되는 경우에는 비트 2에서의 전자들의 절반이 중화될 것이다. 그리고 비트 1과 비트 2 모두가 프로그래밍된다면, 전체 전하 저장층(64)이 중화될 것이다. 하지만, 도5에 도시된 바와 같이, 밴드간 열 정공(Band-to-Band Hot Hole : BTBHH) 프로그래밍은, 전하 저장층(64)의 중앙 부분에 잔류 전자들(Θ)을 남기는바, 왜나하면 열 정공들이 그렇게 멀리까지는 주입될 수 없으므로 잔류 전자들(Θ)이 중화될 수 없기 때문이다. 이는 디바이스 동작의 열화 또는 디바이스 성능의 열화를 가져오며, 신뢰성 문제를 야기할 수도 있다. 예를 들어, 전하 저장층(64)의 중앙 부분에서의 잔류 전자들(Θ)은, 트랜지스터 동작에 간섭할 수 있는바, 이는 전하 저장층(64)의 중앙 부분에서의 문턱 전압이 전하 저장층(64)의 말단 근처의 문턱 전압과 달라질 것이므로, 트랜지스터가 더 이상 균등(uniform)하지 않기 때문이다. 이와 같은 전술한 내용을 참조하면, 이중-비트 메모리 셀을 소거 및/또는 프로그래밍하는 개선된 기술을 제공하는 것이 바람직하다. 또한, 본 발명의 바람직한 다른 양상들 및 특징들은, 첨부된 도면들 및 상기 배경기술을 참고하여, 본 발명의 후술될 상세한 설명과 첨부된 특허청구범위로부터 보다 명백해질 것이다.