판독 동작들 동안 백그라운드 데이터 래치 캐싱을 사용하는비휘발성 메모리 및 캐싱 방법 document_id A220623108885

전하의 비휘발성 저장, 특히 작은 형태의 팩터 카드(factor card)로서 패키지된 EEPROM 및 플래시 EEPROM 형태의 고형 메모리는 최근에 다양한 모바일 및 핸드헬드 장치들, 특히 정보 장치들 및 소비자 전자 제품들에서 선택적인 저장 장치가 되었다. 고형 메모리인 RAM(랜덤 액세스 메모리)과 달리, 플래시 메모리는 비휘발성이고, 전력이 턴오프된 후에도 저장된 데이터가 남는다. 보다 높은 가격에도 불구하고, 플래시 메모리는 대량 저장 애플리케이션들에 많이 사용된다. 하드 드라이브들 및 플로피 디스크들 같은 회전 자기 매체를 바탕으로 하는 종래의 대량 저장 장치는 모바일 및 핸드헬드 환경에 적당하지 않다. 이것은 디스크 드라이브들이 부피가 크고, 기계적 손상을 입기 쉽고 높은 레이턴시 및 높은 전력 수요들을 가지기 때문이다. 이들 바람직하지 않은 속성들은 대부분의 모바일 및 휴대용 애플리케이션들에서 디스크 바탕 저장 장치를 쓸모없게 한다. 다른 한편, 내장식 및 탈착 가능한 카드 형태의 플래시 메모리는 일반적으로 모바일 및 핸드헬드 환경에 적당한데, 그 이유는 크기가 작고, 저전력을 소비하고, 고속이고 높은 신뢰성 특징들을 가지기 때문이다. EEPROM 및 전기 프로그램 가능 판독 전용 메모리(EPROM)는 소거될 수 있고 메모리 셀들에 새로운 데이터가 기입되거나 "프로그램"될 수 있는 비휘발성 메모리이다. 양쪽 메모리는 전계 효과 트랜지스터 구조에서, 반도체 기판내 채널 영역 상에 배치되고, 소스 및 드레인 영역들 사이의 플로팅(접속되지 않음) 도전성 게이트를 사용한다. 제어 게이트는 플로팅 게이트 상에 제공된다. 트랜지스터의 임계 전압 특성은 플로팅 게이트상에 유지되는 전하량에 의해 제어된다. 즉, 플로팅 게이트상 전하의 주어진 레벨에 대해, 소스 및 드레인 영역들 사이의 도전을 허용하게 하도록 트랜지스터가 턴 "온"되기 전에 제어 게이트에 인가되어야 하는 대응 전압(임계값)이 있다. 플로팅 게이트는 전하 범위들을 유지할 수 있고 그러므로 임계 전압윈도우 내의 임의의 임계 전압 레벨로 프로그램될 수 있다. 임계 전압 윈도우의 크기는 장치의 최소 및 최대 임계 레벨들에 의해 결정되고, 차례로 플로팅 게이트상에 프로그램될 수 있는 전하들의 범위에 대응한다. 임계값 윈도우는 일반적으로 메모리 장치의 특성들, 동작 조건들 및 히스토리에 따른다. 윈도우 내의 각각의 별개의 분리 가능한 전압 레벨 범위는 셀의 명확한 메모리 상태를 지정하기 위하여 사용될 수 있다. 메모리 셀로서 사용하는 트랜지스터는 통상적으로 두 개의 메카니즘들 중 하나에 의해 "프로그램된" 상태로 프로그램된다. "핫 전자 주입"시, 드레인에 인가된 고전압은 기판 채널 영역을 가로질러 전자들을 가속시킨다. 동시에 제어 게이트에 인가된 고전압은 핫 전자들을 얇은 게이트 유전체를 통하여 플로팅 게이트 상으로 끌어당긴다. "터널링 주입"시, 고전압은 기판에 관련하여 제어 게이트에 인가된다. 이런 방식으로, 전자들은 기판으로부터 중간 플로팅 게이트로 당겨진다. 메모리 장치는 다수의 메카니즘들에 의해 소거될 수 있다. EPROM에 대해, 메모리는 자외선 방사선에 의해 플로팅 게이트로부터 전하를 제거함으로써 대량 소거 가능하다. EEPROM에 대해, 메모리 셀은 얇은 산화물을 통하여 기판 채널 영역으로 플로팅 게이트의 전자들을 유도하기 위하여(즉, Fowler-Nordheim(FN) 터널링) 제어 게이트에 관련하여 기판에 고전압을 인가함으로써 전기적으로 소거될 수 있다. 통상적으로, EEPROM은 바이트 단위로 소거 가능하다. 플래시 EEPROM에 대해, 메모리는 한번에 모두 또는 한번에 하나 또는 그 이상의 블록들을 전기적으로 소거할 수 있고, 하나의 블록은 512 바이트들 또는 그 이상의 메모리로 구성될 수 있다. 비휘발성 메모리 셀들의 예들 메모리 장치들은 일반적으로 카드상에 장착될 수 있는 하나 또는 그 이상의 메모리 칩들을 포함한다. 각각의 메모리 칩은 디코더들 및 소거, 기입 및 판독 회로들 같은 주변 회로들에 의해 지원되는 메모리 셀들의 어레이를 포함한다. 보다 정교한 메모리 장치들은 지능적이고 보다 높은 레벨의 메모리 동작들 및 인터페이싱을 수행하는 제어기에 부속된다. 많은 상업적으로 성공 가능한 비휘발성 고형 메모리 장치들은 오늘날 사용된다. 이들 메모리 장치들은 다른 형태의 메모리 셀들을 사용할 수 있고, 상기 셀의 각각의 타입은 하나 또는 그 이상의 전하 저장 엘리먼트를 가진다. 도 1A-1E는 비휘발성 메모리 셀들의 다른 실시예들을 개략적으로 도시한다. 도 1A는 전하를 저장하기 위한 플로팅 게이트를 가진 EEPROM 셀 형태의 비휘발성 메모리를 개략적으로 도시한다. 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리(EEPROM)는 EPROM과 유사한 구조를 가지지만, 부가적으로 UV 방사선에 노출할 필요 없이 적당한 전압들의 인가 후 플로팅 게이트로부터 전하를 전기적으로 로딩 및 제거하기 위한 메카니즘을 제공한다. 상기 셀들의 예들 및 제조 방법들은 미국특허 5,595,924에 제공된다. 도 1B는 선택 게이트 및 제어 또는 조종 게이트 모두를 가진 플래시 EEPROM 셀을 개략적으로 도시한다. 메모리 셀(10)은 소스(14) 및 드레인(16) 확산들 사이에 "분할 채널"(12)을 가진다. 셀은 직렬로 두 개의 트랜지스터들(T1 및 T2)을 가지고 효과적으로 형성된다. T1은 플로팅 게이트(20) 및 제어 게이트(30)를 가진 메모리 트랜지스터로서 사용한다. 플로팅 게이트는 선택 가능한 전하 양을 저장할 수 있다. 채널의 T1 부분을 통하여 흐를 수 있는 전류의 양은 제어 게이트(30) 상 전압 및 중간 플로팅 게이트(20) 상에 남아있는 전하량에 따른다. T2는 선택 게이트(40)를 가진 선택 트랜지스터로서 사용한다. T2가 선택 게이트(40)에서 전압에 의해 턴온될 때, 채널의 T1 부분의 전류가 소스 및 드레인 사이에서 통과되게 한다. 선택 트랜지스터는 제어 게이트의 전압에 무관하게 소스-드레인 채널을 따라 스위치를 제공한다. 하나의 장점은 상기 스위치는 플로팅 게이트들에서 전하 공핍(포지티브)으로 인한 제로 제어 게이트 전압을 여전히 도전시키는 셀들을 턴오프하기 위하여 사용될 수 있다는 것이다. 다른 장점은 소스측 주입 프로그래밍이 보다 쉽게 수행되는 것이다. 분할 채널 메모리 셀의 하나의 간단한 실시예는 선택 게이트 및 제어 게이트가 도 1B에 도시된 점선에 의해 개략적으로 도시된 바와 같이 동일한 워드 라인에 접속되는 경우이다. 이것은 채널의 일부상에 배치된 전하 저장 엘리먼트(플로팅 게이트) 및 다른 채널 부분뿐 아니라 전하 저장 엘리먼트 상에 배치된 제어 게이트 구조(워드 라인의 일부)를 가짐으로써 달성된다. 이것은 직렬의 두 개의 트랜지스터들을 가진 셀을 형성하고, 그 하나(메모리 트랜지스터)는 전하 저장 엘리먼트상 전하량 및 채널의 일부를 통하여 흐를 수 있는 전류의 양을 제어하는 워드 라인 전압의 결합을 가지며, 다른 하나(선택 트랜지스터)는 게이트로서 사용하는 워드 라인만을 가진다. 상기 셀들, 메모리 시스템들의 용도들 및 제조 방법들의 예들은 미국특허 번호 5,070,032, 5,095,344, 5,315,541, 5,343,063 및 5,661,053에 제공된다. 도 1B에 분할 채널 셀의 보다 세밀한 실시예는 선택 게이트 및 제어 게이트가 독립적으로 그들 사이에서 점선의 접속되지 않을 때이다. 일 실시예는 워드 라인에 직교하는 제어(또는 조종) 라인에 접속된 셀들의 어레이에서 하나의 컬럼의 제어 게이트들을 가진다. 그 효과는 선택된 셀을 판독하거나 프로그래밍할 때 워드 라인이 동시에 두 개의 기능들을 수행하여야 하는 것을 구제한다. 이들 두 개의 기능들은 (1) 선택 트랜지스터의 게이트로서 사용하여, 선택 트랜지스터를 턴온 및 턴오프하기 위한 적당한 전압을 요구하고, (2) 워드 라인 및 전하 저장 엘리먼트 사이의 전기장(캐패시티브) 결합을 통하여 목표된 레벨로 전하 저장 엘리먼트의 전압을 구동하는 것이다. 종종 단일 전압으로 최적의 방식으로 이들 기능들 모두를 수행하는 것은 어렵다. 제어 게이트 및 선택 게이트의 독립된 제어로, 워드 라인은 기능(1)만을 수행하고, 부가된 제어 라인은 기능(2)을 수행한다. 이런 능력은 프로그래밍 전압이 목표 데이터로 조종되는 경우 보다 높은 성능의 프로그램을 설계하게 한다. 플래시 EEPROM 어레이에서 독립적인 제어(또는 조종) 게이트들의 사용은 예를들어 미국특허 5,313,421 및 6,222,762에 기술된다. 도 1C는 듀얼 플로팅 게이트들 및 독립적인 선택 및 제어 게이트들을 가진 다른 플래시 EEPROM 셀을 개략적으로 도시한다. 메모리 셀(10)은 직렬의 3개의 트랜지스터들을 가지는 것을 제외하고 도 1B와 유사하다. 이런 타입의 셀에서, 두 개의 저장 엘리먼트들(즉, T1 좌측 및 T1 우측)은 이들 사이에 선택 트랜지스터(T1)를 가진 소스 및 드레인 확산부들 사이의 채널 상에 포함된다. 메모리 트랜지스터들은 플로팅 게이트들(20 및 20'), 및 제어 게이트들(30 및 30')을 각각 가진다. 선택 트랜지스터(T2)는 선택 게이트(40)에 의해 제어된다. 임의의 시간에, 메모리 트랜지스터들의 쌍 중 단지 하나만이 판독 또는 기입을 위하여 액세스된다. 저장 유니트(T1-좌측)가 액세스될 때, 양쪽 T2 및 T1 우측은 턴온되어 채널의 T1 좌측 부분의 전류가 소스 및 드레인 사이를 통과하게 한다. 유사하게, 저장 유니트(T1 우측)가 액세스될 때, T2 및 T1 좌측은 턴온된다. 소거는 플로팅 게이트에 근접하여 선택 게이트 폴리실리콘 부분을 가지며 선택 게이트에 실질적인 포지티브 전압(예를들어, 20V)을 인가함으로써 이루어지고, 이에 따라 플로팅 게이트 내에 저장된 전자들은 선택 게이트 폴리실리콘에 터널링될 수 있다. 도 1D는 NAND 셀로 구성된 일련의 메모리 셀들을 개략적으로 도시한다. NAND 셀(50)은 소스들 및 드레인들에 의해 데이지 체인의 일련의 메모리 트랜지스터들(M1,M2,...Mn(n=4,8,16 또는 그 이상)로 구성된다. 한 쌍의 선택 트랜지스터들(S1,S2)은 NAND 셀의 소스 터미널(54) 및 드레인 터미널(56)을 통하여 외부에 대한 메모리 트랜지스터들 체인의 접속을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터(S1)가 턴온될 때, 소스 터미널은 소스 라인에 결합된다. 유사하게, 드레인 선택 트랜지스터(S2)가 턴온될 때, NAND 셀의 드레인 터미널은 메모리 어레이의 브트 라인에 결합된다. 체인의 각각의 메모리 트랜지스터는 의도된 메모리 상태를 나타내기 위하여 주어진 전하량을 저장하기 위한 전하 저장 엘리먼트를 가진다. 각각의 메모리 트랜지스터의 제어 게이트는 판독 및 기입 동작들을 통한 제어를 제공한다. 각각의 선택 트랜지스터들(S1,S2)의 제어 게이트는 각각 소스 터미널(54) 및 드레인 터미널(56)을 통하여 NAND 셀에 제어 액세스를 제공한다. NAND 셀 내의 어드레스된 메모리 트랜지스터가 프로그래밍 동안 판독되고 검증될 때, 제어 게이트는 적당한 전압이 공급된다. 동시에, NAND 셀(50)에서 비 어드레스된 메모리 트랜지스터들의 나머지는 제어 게이트들 상에 충분한 전압을 인가함으로써 완전히 턴온된다. 이런 방식으로, 도전 경로는 개별 메모리 트랜지스터의 소스로부터 NAND 셀의 소스 터미널(54)로 및 이와 같이 개별 메모리 트랜지스터의 드레인에 대해 셀의 드레인 터미널(56)로 유용하게 생성된다. 상기 NAND 셀 구조들을 가진 메모리 장치들은 미국특허 5,570,315, 5,903,495, 6,046,935에 기술된다. 도 1E는 전하를 저장하기 위한 유전체 층을 가진 비휘발성 메모리를 개략적으로 도시한다. 이전에 기술된 도전성 플로팅 게이트 엘리먼트들 대신, 유전체 층은 사용된다. 유전체 저장 엘리먼트를 사용하는 메모리 장치들은 Eitan 등에 의한, "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, vol. 21, no.11, November 2000, pp. 543-545에 기술되었다. ONO 유전체 층은 소스 및 드레인 확산부들 사이의 채널을 걸쳐 연장한다. 하나의 데이터 비트에 대한 전하는 드레인에 인접한 유전체 층에 배치되고, 다른 데이터 비트에 대한 전하는 소스에 인접한 유전체 층에 배치된다. 예를들어, 미국특허 5,768,192 및 6,011,725는 두 개의 실리콘 디옥사이드 층들 사이에 스위칭된 트랩핑 유전체를 가진 비휘발성 메모리 셀을 개시한다. 다중 상태 데이터 저장은 유전체 내에 공간적으로 분리된 전하 저장 영역들의 이진 상태들을 독립적으로 판독하여 실행된다. 메모리 어레이 메모리 장치는 통상적으로 로우(row)들 및 컬럼들에 배열되고 워드 라인들 및 비트 라인들에 의해 어드레스 가능한 메모리 셀들의 2차원 어레이를 포함한다. 어레이는 NOR 타입 또는 NAND 타입 아키텍쳐에 따라 형성될 수 있다. NOR 어레이 도 2는 메모리 셀들의 NOR 어레이의 예를 도시한다. NOR 타입 아키텍쳐를 가진 메모리 장치들은 도 1B 또는 1C에 도시된 타입의 셀들로 실행된다. 메모리 셀들의 각각의 로우는 데이지 체인 방식으로 소스들 및 드레인들에 의해 접속된다. 이런 설계는 때때로 가상 접지 설계라 불린다. 각각의 메모리 셀(10)은 소스(14), 드레인(16), 제어 게이트(30) 및 선택 게이트(40)를 가진다. 로우의 셀들은 워드 라인(42)에 접속된 선택 게이트들을 가진다. 컬럼의 셀들은 선택된 비트 라인들(34 및 36)에 각각 접속된 소스들 및 드레인들을 가진다. 메모리 셀들이 독립적으로 제어되는 제어 게이트 및 선택 게이트를 가지는 몇몇 실시예들에서, 조종 라인(36)은 또한 컬럼의 셀들의 제어 게이트들을 접속한다. 많은 플래시 EEPROM 장치들은 함께 접속된 각각의 제어 게이트 및 선택 게이트로 형성되는 메모리 셀들로 실행된다. 이 경우, 조종 라인들 및 워드 라인이 간단히 각각의 로우를 따라 모든 제어 게이트들 및 선택 게이트들을 접속할 필요가 없다. 이들 설계들의 예들은 미국특허 5,172,338 및 5,418,752에 개시된다. 이들 설계들에서, 워드 라인은 필수적으로 두 개의 기능들을 수행한다: 판독 또는 프로그래밍 동안 로우 선택 및 로우의 모든 셀들에 대한 제어 게이트 전압 공급. NAND 어레이 도 3은 도 1D에 도시된 것과 같은 메모리 셀들의 NAND 어레이의 예를 도시한다. NAND 셀들의 각각의 컬럼을 따라, 비트 라인은 각각의 NAND 셀의 드레인 터미널(56)에 결합된다. NAND 셀들의 각각의 로우를 따라, 소스 라인은 모든 소스 터미널들(54)을 접속할 수 있다. 또한 로우를 따라 NAND 셀들의 제어 게이트들은 일련의 대응 워드 라인들에 접속된다. NAND 셀들의 전체 로우는 접속된 워드 라인들을 통하여 제어 게이트들 상에 적당한 전압들로 선택 트랜지스터들(도 1D 참조)의 쌍을 턴온함으로써 어드레스될 수 있다. NAND 셀의 체인 내 메모리 트랜지스터가 판독될 때, 체인의 나머지 메모리 트랜지스터들은 연관된 워드 라인들을 통하여 단단히 턴온되어, 체인을 통하여 흐르는 전류는 필수적으로 판독되는 셀에 저장된 전하 레벨에 따른다. 메모리 시스템의 일부로서 NAND 아키텍쳐 어레이 및 동작의 예는 미국특허 번호 5,570,315, 5,774,397 및 6,046,935에서 발견된다. 블록 소거 전하 저장 메모리 장치들의 프로그래밍은 전하 저장 엘리먼트들에 보다 많은 전하를 부가시킬 수 있다. 그러므로, 프로그램 동작 이전에, 전하 저장 엘리먼트의 기존 전하는 제거(소거) 되어야 한다. 소거 회로들(도시되지 않음)은 하나 또는 그 이상의 메모리 셀들의 블록들을 소거하기 위하여 제공된다. EEPROM 같은 비휘발성 메모리는 셀들의 전체 어레이, 또는 어레이 셀들의 많은 그룹들이 전기적으로 함께 소거될 때(즉, 플래시) "플래시" EEPROM이라 불린다. 일단 소거되면, 셀들의 그룹은 재프로그램될 수 있다. 함께 소거 가능한 셀들의 그룹은 하나 또는 그 이상의 어드레스 가능한 소거 유니트를 구성할 수 있다. 소거 유니트 또는 블록은 통상적으로 하나 또는 그 이상의 데이터 페이지들을 저장하고, 상기 페이지는 비록 하나 이상의 페이지가 단일 동작으로 프로그램되거나 판독될 수 있지만, 프로그래밍 및 판독 단위이다. 각각의 페이지는 통상적으로 하나 또는 그 이상의 데이터 섹터들을 저장하고, 상기 섹터의 크기는 호스트 시스템에 의해 정의된다. 일 실시예는 자기 디스크 드라이브들로 설정된 표준 다음 사용자 데이터의 512 바이트의 섹터, 플러스 저장된 사용자 데이터 및/또는 블록에 관한 오버헤드 정보의 일부 수의 바이트들이다. 판독/기입 회로들 일반적인 두 개의 상태 EEPROM 셀에서, 적어도 하나의 전류 브레이크포인트 레벨은 도전 윈도우를 두 개의 영역들로 분할하기 위하여 형성된다. 셀이 미리 결정되어 고정된 전압을 인가하여 판독될 때, 소스/드레인 전류는 브레이크포인트 레벨(또는 기준 전류 IREF)과 비교함으로써 하나의 메모리 상태로 분해된다. 만약 판독 전류가 브레이크포인트 레벨보다 높으면, 셀은 하나의 논리 상태(예를들어, "영(0)" 상태)로 결정된다. 다른 한편, 만약 전류가 브레이크포인트 레벨보다 낮으면, 셀은 다른 논리 상태(예를들어, "일(1)" 상태)로 결정된다. 외부적으로 프로그래밍할 수 있는 기준 전류 소스는 종종 브레이크포인트 레벨 전류를 생성하기 위하여 메모리 시스템의 일부로서 제공된다. 메모리 용량을 증가시키기 위하여, 플래시 EEPROM 장치들은 반도체 기술 발전들의 상태로 인해 보다 높은 밀도로 제조된다. 저장 용량을 증가시키기 위한 다른 방법은 둘 이상의 상태들을 각각의 메모리 셀 저장소가 갖는 것이다. 다중 상태 또는 다중 레벨 EEPROM 메모리 셀에 대해, 도전성 윈도우는 각각의 셀이 하나 이상의 데이터 비트를 저장할 수 있도록 하나 이상의 브레이크포인트에 의해 두 개 이상의 영역들로 분할된다. 이에 따라 주어진 EEPROM 어레이가 저장할 수 있는 정보는 각각의 셀이 저장할 수 있는 상태들의 수로 인해 증가된다. 다중 상태 또는 다중 레벨 메모리 셀들을 가진 EEPROM 또는 플래시 EEPROM은 미국특허 5,172,338에 기술되었다. 실제로, 셀의 메모리 상태는 일반적으로 기준 전압이 제어 게이트에 인가될 때 셀의 소스 및 드레인 전극들을 가로지르는 도전 전류를 감지함으로써 판독된다. 따라서, 셀의 플로팅 게이트상에 각각 주어진 전하에 대해, 고정된 기준 제어 게이트 전압과 관련한 대응 도전 전류는 검출될 수 있다. 유사하게, 플로팅 게이트상에 프로그램할 수 있는 전하량은 대응 임계 전압 윈도우 또는 대응 도전 전류 윈도우를 정의한다. 선택적으로, 분할된 전류 윈도우 사이에서 도전 전류를 검출하는 대신 제어 게이트에서 검사중 주어진 메모리 상태에 대한 임계 전압을 설정하고 도전 전류가 임계 전류보다 낮은지 높은지를 검출하는 것은 가능하다. 일 실시예에서 임계 전류에 관련하여 도전 전류의 검출은 도전 전류가 비트 라인의 캐패시턴스를 통하여 방전하는 속도를 검사하여 달성된다. 도 4는 플로팅 게이트가 임의의 시간에 선택적으로 저장할 수 있는 4개의 다른 전하들(Q1-Q4)에 대한 제어 게이트 전압(VCG) 및 소스-드레인 전류(ID) 사이의 관계를 도시한다. 4개의 연속된 ID 대 VCG 곡선들은 4개의 가능한 메모리 상태들에 각각 대응하는 메모리 셀의 플로팅 게이트상에 프로그램될 수 있는 4개의 가능한 전하 레벨들을 나타낸다. 예를들어, 다수의 셀들의 임계 전압 윈도우는 0.5V 내지 3.5V 범위일 수 있다. 6개의 메모리 상태들은 각각 0.5V 간격의 5개의 영역들로 임계 윈도우를 분할함으로써 구별될 수 있다. 예를들어, 만약 2μA의 기준 전류(IREF)가 도시된 것으로 사용되면, Q1으로 프로그램된 셀은 곡선이 VCG=0.5V 및 1.0V에 의해 구별되는 임계 윈도우의 영역에서 IREF와 교차하기 때문에 메모리 상태 "1"에 있는 것으로 고려될 수 있다. 유사하게, Q4는 메모리 상태 "5"에 있다. 상기 설명으로부터 알 수 있는 바와 같이, 메모리 셀이 보다 많은 상태들을 저장할 수 있을수록, 임계 윈도우는 보다 미세하게 분리된다. 이것은 요구된 분해능을 달성할 수 있도록 프로그래밍 및 판독 동작들에서 보다 높은 정밀도를 요구할 것이다. 미국특허 4,357,685는 셀이 주어진 상태로 프로그램될 때, 연속적인 프로그래밍 전압 펄스들에 영향을 받는 2 상태 EPROM을 프로그래밍하는 방법을 기술하고, 각각의 시간은 플로팅 게이트에 증가 전하를 부가한다. 펄스들 사이에서, 셀은 브레이크포인트 레벨에 관련하여 소스-드레인 전류를 결정하기 위하여 판독 또는 검증된다. 전류 상태가 목표된 상태에 도달하기 위하여 검증될 때 프로그래밍은 중단된다. 사용된 프로그래밍 펄스 트레인은 증가하는 주기 또는 크기를 가질 수 있다. 종래 기술 프로그래밍 회로들은 단순히 목표 상태에 도달할 때까지 소거 또는 접지 상태로부터 임계 윈도우를 통하여 진행하도록 프로그래밍 펄스들을 인가한다. 실제로, 적당한 분해능을 위해, 각각의 분할되거나 구별되는 영역은 적어도 약 5개의 프로그래밍 단계들을 횡단할 것을 요구한다. 성능은 2 상태 메모리 셀들에 대해 허용 가능하다. 그러나, 다중 상태 셀들에 대해, 요구된 단계들의 수는 분할 수와 함께 증가하고 그러므로, 프로그래밍 정밀도 또는 분해능은 증가되어야 한다. 예를들어, 16 상태 셀은 목표 상태를 프로그램하기 위하여 평균적으로 적어도 40 프로그래밍 펄스들을 요구할 수 있다. 도 5는 로우 디코더(130) 및 컬럼 디코더(160)를 통하여 판독/기입 회로들(170)에 의해 액세스할 수 있는 메모리 어레이(100)의 통상적인 장치를 가진 메모리 장치를 개략적으로 도시한다. 도 2 및 3과 관련하여 기술된 바와 같이, 메모리 어레이(100)의 메모리 셀의 메모리 트랜지스터는 한 세트의 선택된 워드 라인(들) 및 비트 라인(들)을 통하여 어드레스할 수 있다. 로우 디코더(130)는 하나 또는 그 이상의 워드 라인들을 선택하고 컬럼 디코더(160)는 어드레스된 메모리 트랜지스터의 각각의 게이트들에 적당한 전압들을 인가하기 위하여 하나 또는 그 이상의 비트 라인들을 선택한다. 판독/기입 회로들(170)은 어드레스된 메모리 트랜지스터들의 메모리 상태들을 판독 또는 기입(프로그램)하기 위하여 제공된다. 판독/기입 회로들(170)은 비트 라인들을 통하여 어레이의 메모리 엘리먼트들에 연결할 수 있는 다수의 판독/기입 모듈들을 포함한다. 도 6A는 개별 판독/기입 모듈(190)의 개략적인 블록도이다. 필수적으로, 판독 또는 검증 동안, 감지 증폭기는 선택된 비트 라인을 통하여 접속된 어드레스된 메모리 트랜지스터의 드레인을 통하여 흐르는 전류를 결정한다. 전류는 메모리 트랜지스터에 저장된 전하 및 제어 게이트 전압에 따른다. 예를들어, 다중 상태 EEPROM 셀에서, 플로팅 게이트는 몇몇 다른 레벨들 중 하나로 충전될 수 있다. 4 레벨 셀에 대해, 두 개의 데이터 비트들을 저장하기 위하여 사용될 수 있다. 감지 증폭기에 의해 검출된 레벨은 레벨 대 비트 전환 논리에 의해 데이터 래치에 저장될 한 세트의 데이터 비트들로 전환된다. 판독/기입 성능 및 정밀도에 영향을 미치는 팩터들 판독 및 프로그램 성능을 개선하기 위하여, 어레이의 다중 전하 저장 엘리먼트들 또는 메모리 트랜지스트들은 병렬로 판독 또는 프로그램된다. 따라서, 메모리 엘리먼트들의 논리 "페이지"는 함께 판독 또는 프로그램된다. 기존 메모리 아키텍쳐들에서, 로우는 통상적으로 몇몇 중간레벨 페이지들을 포함한다. 페이지의 모든 메모리 엘리먼트들은 함께 판독 또는 프로그램될 것이다. 컬럼 디코더는 대응하는 수의 판독/기입 모듈들에 중간 페이지들의 각각 하나를 선택적으로 접속할 것이다. 예를들어, 일 실시예에서, 메모리 어레이는 532 바이트들(532 바이트 플러스 오버헤드들의 20 바이트)의 페이지 크기를 가지도록 설계된다. 만약 각각의 컬럼이 드레인 비트 라인을 포함하고 로우 당 두 개의 중간 페이지들이 있다면, 이것은 4256 컬럼들과 연관된 각각의 페이지를 가진 8512 컬럼들에 달한다. 우수 비트 라인들 또는 기수 비트 라인들을 병렬로 판독 또는 기입하기 위하여 접속할 수 있는 4256 감지 모듈들이 있을 것이다. 이런 방식으로, 병렬로 데이터의 4256 비트들(즉, 532 바이트들)의 페이지는 메모리 엘리먼트들의 페이지로부터 판독되거나 프로그램된다. 판독/기입 회로들(170)을 형성하는 판독/기입 모듈들은 다양한 아키텍쳐들에 배열될 수 있다. 도 5를 참조하여, 판독/기입 회로들(170)은 판독/기입 스택들(180)의 뱅크들로 구성된다. 각각의 판독/기입 스택(180)은 판독/기입 모듈들(190)의 스택이다. 메모리 어레이에서, 컬럼 간격은 이를 차지하는 하나 또는 두 개의 트랜지스터들의 크기에 의해 결정된다. 그러나, 도 6A에서 알 수 있는 바와 같이, 판독/기입 모듈의 회로는 많은 트랜지스터들 및 회로 엘리먼트들로 실행될 것이고 그러므로 많은 컬럼들에 걸쳐 하나의 공간을 차지할 것이다. 차지된 컬럼들 사이에서 하나 이상의 컬럼을 사용하기 위해, 다중 모듈들은 서로 적층된다. 도 6B는 판독/기입 모듈들(190)의 스택에 의해 통상적으로 실행되는 도 5의 판독/기입 스택을 도시한다. 예를들어, 판독/기입 모듈은 16개의 컬럼들에 걸쳐 연장되고, 8개의 판독/기입 모듈들의 스택을 가진 판독/기입 스택(180)은 병렬로 8개의 컬럼들을 사용하기 위하여 사용될 수 있다. 판독/기입 스택은 컬럼 디코더를 통하여 뱅크 사이에서 8개의 기수(1,3,5,7,9,11,13,15) 컬럼들 또는 8개의 우수(2,4,6,8,10,12,14,16)에 결합될 수 있다. 이전에 언급된 바와 같이, 종래의 메모리 장치들은 모든 우수 또는 모든 기수 비트 라인들을 한번에 대량으로 병렬 방식 동작에 의해 판독/기입 동작들을 개선한다. 두 개의 인터리빙 페이지들로 구성된 로우의 이런 아키텍쳐는 판독/기입 회로들의 블록을 설치하는 문제를 경감시킬 것이다. 또한 비트 라인 대 비트 라인 캐패시티브 결합을 제어하는 것이 고려되어 기술된다. 이런 방식으로, 하나의 세트 비트 라인들이 판독 또는 프로그램될 때마다, 인터리빙 세트는 중간 이웃 결합을 최소화하기 위하여 접지될 수 있다. 그러나, 인터리빙 페이지 아키텍쳐는 적어도 3개의 측면들에서 바람직하지 않다. 첫째, 부가적인 멀티플렉싱 회로를 요구한다. 둘째 성능 면에서 느리다. 워드 라인 또는 로우에 의해 접속되는 메모리 셀들의 판독 또는 프로그램을 마무리하기 위하여, 두 개의 판독 또는 두 개의 프로그램 동작들은 요구된다. 셋째, 두 개의 이웃들이 기수 및 우수 페이지들에서 다른 것과 같이 다른 시간들에서 프로그램될 때 플로팅 게이트 레벨에서의 이웃 전하 저장 엘리먼트들 사이의 필드 결합 같은 다른 혼란 효과들을 처리하는데 최적이지 않다. 이웃 필드 결합들 문제는 메모리 트랜지스터들 사이의 보다 가까운 간격으로 보다 많이 발생된다. 메모리 트랜지스터에서, 전하 저장 엘리먼트는 채널 영역 및 제어 게이트 사이에 샌드위치된다. 채널 영역에서 흐르는 전류는 제어 게이트 및 전하 저장 엘리먼트의 필드에 의해 기여되는 결과적인 전기장의 함수이다. 밀도 증가로 인해, 메모리 트랜지스터들은 더욱 가깝게 형성된다. 그 다음 이웃 전하 엘리먼트들로부터의 필드는 영향을 받은 셀의 결과적인 필드에 대해 상당히 기여한다. 이웃 필드는 이웃들의 전하 저장 엘리먼트들에 프로그램된 전하에 따른다. 이런 교란 필드는 이웃들의 프로그램된 상태들 변경이 변경될 때 자연히 동적이다. 따라서, 영향을 받은 셀은 이웃들의 변화 상태들에 따라 다른 시간에 다르게 판독될 수 있다. 중간 페이지의 종래 아키텍쳐는 이웃 플로팅 게이트 결합에 의해 발생되는 에러를 악화시킨다. 우수 페이지 및 기수 페이지가 서로 독립적으로 프로그램 및 판독되기 때문에, 페이지는 그 동안 인터리빙 페이지에 발생된 것에 따라 한 세트의 조건하에서 프로그램되지만 전체적으로 다른 조건 세트하에서 재생될 수 있다. 판독 에러들은 밀도 증가로 보다 심해지고, 보다 정확한 판독 동작 및 다중 상태 실행을 위한 임계 윈도우의 보다 거시적 분할을 요구한다. 성능은 떨어지고 다중 상태 실행시 잠재적인 캐패시티는 제한된다. 미국특허 공개번호 US-2004-0060031-A1은 병렬로 메모리 셀들의 대응 블록을 판독 및 기입하기 위하여 판독/기입 회로들의 큰 블록을 가진 고성능이고 컴팩트한 비휘발성 메모리 장치를 개시한다. 특히, 메모리 장치는 판독/기입 회로들의 블록들의 리던던시를 최소로 감소시키는 아키텍쳐를 가진다. 공간 및 전력의 상당한 절약은 시간 멀티플렉싱 방식으로 공통 부분들의 실질적으로 보다 작은 세트들과 교차하면서 병렬로 동작하는 블록 판독/기입 모듈 코어 부분들로 판독/기입 모듈들의 블록을 재분배함으로써 달성된다. 특히, 다수의 감지 증폭기들 및 데이터 래치들 사이의 판독/기입 회로들 사이의 데이터 처리는 공유 처리기에 의해 수행된다. 그러므로, 고성능 및 고용량 비휘발성 메모리에 대한 일반적인 필요성이 있다. 특히, 판독/기입 회로들 사이에서 데이터를 처리하기 위한 컴팩트하고 효율적이고 매우 비휘발성인 개선된 처리기를 가진 개선된 판독 및 프로그램 성능을 가진 컴팩트 비휘발성 메모리가 필요하다.