코발트-함유 물질들을 형성하기 위한 프로세스 document_id A220623108913

반도체 기판들 상에 초대규모 집적(ULSI) 회로에 있어서 최근의 개선점들은 차세대의 반도체 소자들이 서브-쿼터 마이크론 멀티-레벨의 금속화를 요구할 것임을 나타낸다. 이러한 기술의 중심에 있는 멀티레벨 상호접속부들은 콘택, 비아, 라인 및 다른 피쳐들을 포함하는, 고 종횡비 개구들에 형성되는 상호접속 피쳐들의 평탄화를 요구한다. 이러한 상호접속 피쳐들의 신뢰가능한 형성은 ULSI의 성공에 매우 중요하고, 피쳐들의 크기가 0.13㎛ 아래로 감소됨에 따라 개별 기판들과 다이 상에서 회로 밀도와 품질을 증가시키기 위한 지속적인 노력에 매우 중요하다. ULSI 회로들은 상보형 금속 산화물 반도체(CMOS) 필드 효과 트랜지스터들(FETs)과 같은 금속 산화물 반도체(MOS) 소자들을 포함한다. 트랜지스터들은 소스와 드레인 영역들 사이에 배치된 반도체 게이트들을 포함할 수 있다. 집적회로 구조물들의 형성에 있어서, 특히 폴리실리콘 게이트 전극들을 이용하는 MOS 소자들의 형성에 있어서, 폴리실리콘 게이트 전극 상부, 및 실리콘 기판의 소스와 드레인 영역들 상부에 금속 실리사이드 층을 제공하여, 보다 낮은 저항을 촉진시키고, 소스와 드레인 영역들을 금속 상호접속부들에 전기적으로 접속시킴으로써 소자 성능을 개선하는 것이 일반적이 되었다. CMOS 처리 기술에 현재 사용되는 한가지 중요한 처리 기술은 티타늄 및 코발트와 같은 내화 금속들의 자기-정렬 규화(살리사이드) 프로세스이다. 예를 들어 코발트를 이용한 살리사이드(salicide) 프로세스에서, 소스와 드레인 및 폴리실리콘 게이트 저항들은 높은 전도성 상부층을 형성함으로써 감소되고, 콘택 저항은 후속적으로 형성되는 금속 상호접속부들에 의해 소스 및 드레인의 유효 콘택 면적을 증가시킴을써 감소된다. 살리사이드 처리 기술은 패턴화된 실리콘 기판 상에 증착되는 코발트와 같은 내화 금속이 특정 처리 조건들 하에서, 노출된 실리콘과 선택적으로 반응하고 실리콘 산화물 물질과 같은 인접 물질들과는 반응하지 않을 것이라는 원리를 발전시키려고 한다. 예를 들어, 통상적으로 기판 표면 상에 패턴화된 실리콘 위에 코발트 층이 스퍼터링된 다음, 코발트 실리사이드을 형성하기 위해 열적 어닐링 프로세스를 수행한다. 패턴화된 실리콘 외부 또는 실리콘 산화물의 보호층 상에 증착되는 코발트와 같은, 비반응 코발트는 그 이후에 선택적으로 에칭될 수 있다. 코발트 실리사이드의 선택적 에칭은 기판 표면 상에 형성된 소스, 드레인 및 폴리실리콘 게이트 영역들 및 반도체 소자의 상호접속 전도체들에서 낮은-저항성 내화 금속 실리사이드의 마스크 없는 자기-정렬 형성을 초래할 것이다. 에칭 프로세스 이후, 부가적인 열적 어닐링과 같은 기판의 추가적인 처리가 수행될 수 있고, 기판의 추가적인 처리는 실리사이드 물질의 시트 저항을 추가로 감소시키고 코발트 실리사이드의 형성을 완성하기 위해 사용될 수 있다. 그러나, 종래의 제조 설비에 코발트 실리사이드 프로세스들을 포함시키는 것은 어려웠다. 코발트 실리사이드 프로세스들을 수행하는 현재의 처리 시스템들은 증착 및 어닐링 프로세스 단계들을 위한 별도의 챔버들 간에 기판의 이송을 요구한다. 챔버들 간의 이송은 기판 표면 상에 증착되는 실리콘 또는 코발트의 잠재적인 산화 및 오염에 기판을 노출시킬 수 있다. 기판의 표면 상의 산화물 형성은 전체 회로의 신뢰성을 감소시킬 뿐만 아니라 실리사이드 층들의 저항 증가를 초래할 수 있다. 예를 들어, 증착된 코발트 물질의 산화는 코발트 실리사이드 층의 불규칙한 성장 및 코발트 응집을 초래할 수 있다. 코발트 실리사이드 층의 불규칙한 성장 및 응집은 상이한 두께들과 표면적들을 갖는 소스 및 드레인 전극들과 같은, 소자 기형(malformation)을 초래할 수 있다. 부가적으로, 기판 표면 상의 과도한 코발트 실리사이드 성장은 소자들 간에 전도성 경로들을 형성하여 단락 회로 및 소자 결함을 초래할 수 있다. 코발트 및 실리콘 오염을 제한하는 한가지 해결책은 처리 시스템들 간에 기판을 이송하기 이전에 코발트 및 실리콘 막 상에 티타늄 및/또는 티타늄 질화물의 캡핑 막을 스퍼터링하는 것이었다. 그 다음, 캡핑 막은 기판의 어닐링 이후 및 기판의 추가적인 처리 이전에 제거된다. 그러나, 티타늄과 티타늄 질화물 증착 및 제거 프로세스들의 부가는 실리사이드 형성을 위해 요구되는 프로세스 단계들의 수를 증가시켜서, 프로세스 효율을 감소시키고, 프로세스 복잡성을 증가시키며, 기판 수율을 감소시킨다. 또한, ULSI 회로들은 전술한 코발트 실리사이드 층과 구리 피쳐와 같은, 전도성 층들 사이에 상호접속부들 또는 콘택들의 형성을 포함한다. 상호접속부들 또는 콘택들은 실리콘 산화물과 같은 유전체 물질에 형성된 피쳐 형성물(feature definition), 피쳐 형성물 상에 증착된 배리어층, 및 피쳐 형성물의 금속층 필(fill) 또는 "플러그"를 일반적으로 포함한다. 티타늄과 티타늄 질화물 막들은 텅스텐과 같은 금속층에 대한 배리어층 물질로서 사용되었고, 상기 막들은 일반적으로 물리 기상 증착 기술에 의해 증착된다. 그러나, 실리콘 표면들 상부에 티타늄 증착은 티타늄 실리사이드 형성 문제를 나타낸다. 티타늄 실리사이드은 응집되는 것으로 관찰되었고, 이는 후속적으로 증착되는 물질들에 악영향을 준다. 또한, 티타늄 실리사이드은 피쳐 크기들이 0.17㎛ 아래로 감소함에 따라 시트 저항의 급격한 증가를 나타내며, 이는 형성되고 있는 피쳐의 전도율에 악영향을 준다. 또한, 티타늄 실리사이드은 약 400℃ 이상의 온도들에서 기판의 처리 동안 불충분한 열적 안정성을 갖고, 이는 삽입층 확산을 초래할 수 있으며 소자 성능에 악영향을 준다. 부가적으로, 티타늄 및 티타늄 질화물 PVD 증착은 약 300 Torr 만큼 높은 압력에서 증착될 수 있는 텅스텐과 같은 물질들의 CVD 증착과 비교하여, 매우 낮은 처리 압력들, 즉 약 5×10-3 Torr 미만의 매우 낮은 처리 압력들에서 종종 수행된다. 이는 동일한 시스템에서 PVD 및 CVD 프로세스들의 통합을 어렵게 한다. 이는 PVD 티타늄 및 티타늄 질화물 증착과 CVD 텅스텐 증착을 위한 개별 시스템들을 이용하는 많은 제조공정들을 초래하였다. 시스템들의 수의 증가는 제조 비용을 증가시키고, 제조 시간을 증가시키며, 시스템들 간에 이송될 때 처리된 기판을 오염에 노출시키게 된다. 따라서, 처리 복잡성을 감소시키고 처리 효율과 수율을 개선하면서, 기판 상에 배리어층들과 실리사이드 물질들을 형성하기 위한 방법 및 장치가 필요하다.