고성능 플래시 메모리 데이터 전송 document_id A220623108994

본 기술분야에 잘 알려진 바와 같이, "플래시(flash)" 메모리들은, 이전의 전기적으로 소거 가능한 프로그램 가능한 판독 전용 메모리(EEPROM) 디바이스들에서와 같이 범용칩(chip-wide) 또는 큰 블록에 기초하기보다는, 상대적으로 작은 블록들에서 소거되어 재기록될 수 있는 전기적으로 소거 가능한 반도체 메모리 디바이스들이다. 이와 같이, 플래시 메모리는 저장된 데이터의 비휘발성(즉, 전력이 제거된 후에 데이터 보존)이 필수적이지만, 재기록의 주파수가 상대적으로 낮은 애플리케이션들에 특히 인기 있게 되었다. 플래시 메모리의 인기있는 애플리케이션들의 예들은 휴대용 오디오 플레이어들, 셀룰러 폰 헤드셋들에서의 폰 활동 및 전화 번호들의 "SIM"카드 저장장치, 컴퓨터들 및 워크스테이션들에 대한 "썸키(thumbkey)" 소거 가능한 저장장치 디바이스들, 디지털 카메라들에 대한 저장장치 디바이스들 등을 포함한다. 반도체 비휘발성 메모리 기술에서 중요한 최근의 진보는 "NOR" 메모리보다는 "NAND" 메모리와 같은 플래시 메모리의 배치이다. 본 기술분야에 잘 알려진 바와 같이, NOR 플래시 메모리는 비트 라인과 소스 라인간 병렬의 메모리 셀들의 열의 종래의 배치에 관련한다. NOR 열에서의 특정 셀의 액세스는 열에서의 다른 셀들을 오프로 유지하면서 워드 라인(제어 게이트)을 활성으로 구동함으로써 이루어지고, 비트 라인과 소스 라인 사이의 전류는 액세싱된 셀의 상태에 의해 결정된다. 한편, NAND 메모리의 열에서의 메모리 셀들은 비트 라인과 소스 라인 사이에 직렬로 접속된다. 따라서 NAND 열에서의 특정 셀의 액세싱은 활성 워드 라인 레벨들을 가진 열에서의 모든 셀들을 턴온하고, 액세싱될 셀들에 중간 워드 라인 레벨을 적용하도록 하며, 비트 라인과 소스 라인 사이의 전류는 다시 액세싱된 셀의 상태에 의해 결정된다. 본 기술분야에 잘 알려진 바와 같이, NAND 플래시 메모리의 비트당 요구된 칩 면적은, 주로, NOR 메모리에 대한 NAND 메모리의 열에 대해 보다 소수의 도전체들(과 그에 따른 접촉들)이 요구되기 때문에 NOR 플래시 메모리의 비트당 면적으로부터 더욱 감소된다; 그 외에도, 액세스 트랜지스터들은 NAND 배치에서 다수의 셀들 사이에 공유될 수 있다. 또한, 종래의 NAND 플래시 메모리는 예를 들면, NOR 메모리의 경우에서와 같이 랜덤 액세스 메모리보다는, 열들을 따라 셀들을 순차적으로 액세싱함으로써 직렬로 편리하게 액세싱된다. 따라서 NAND 메모리는 음악 및 비디오 저장장치 애플리케이션들에 특히 적당하다. 플래시 메모리의 분야에서 다른 중요한 최근의 진보는 본 기술분야에서 멀티레벨 프로그램 셀(MLC)이라 칭해진다. 이 방식에 따라, 각각의 메모리 셀에 대해 2개보다 많은 데이터 상태들이 간단히 셀의 프로그래밍을 더욱 미세하게 제어함으로써 가능하게 된다. 종래의 이진 데이터 저장장치에서, 각각의 메모리 셀은 "0" 또는 "1" 상태로 프로그래밍된다. 이러한 이진 셀들의 판독은 어드레싱된 메모리 셀의 제어 게이트에 단일 제어 전압을 인가함으로써 달성될 수 있어서, "1" 상태로 프로그래밍되는 경우에 트랜지스터가 도전하지만, "0" 상태에서는 오프로 남아 있다; 따라서 어드레싱된 메모리 셀을 통해 도전을 감지하여 셀의 프로그래밍된 상태로 복귀한다. 대조적으로, MLC 방식의 통상적인 예에 따라, 4개의 가능한 상태들이 각각의 메모리 셀에 대해 규정되며, 통상적으로 이진 값들 00, 01, 10, 11에 대응한다. 실제로, 2개의 중간 상태들은 완전히 소거된 상태와 완전히 프로그래밍된 상태 사이의 셀의 부분 프로그래밍의 2개의 레벨들에 대응한다. 셀당 최대 8개의 가능한 상태들, 또는 3개의 이진 비트들을 가진 MLC 플래시 메모리의 일부 구현들이 잘 알려져 있다. 각각의 메모리 셀 상의 데이터의 2개 또는 3개의 비트들을 저장하기 위한 능력은 플래시 메모리 칩의 데이터 용량을 즉시 2배 또는 3배로 한다. 이러한 MLC 셀들을 포함하는 메모리들 및 MLC 플래시 메모리 셀들의 예들은 미국 특허 번호 제5,172,338호 및 미국 특허 제6,747,892 B2호에 기재되어 있으며, 이 둘은 본 명세서와 함께 공동으로 양도되고 본 명세서에 참조로서 포함되었다. NAND 플래시 메모리 아키텍처의 효율성들과 MLC 기술의 조합은 반도체 비휘발성 저장장치에 대해 비트당 상당히 감소된 비용뿐만 아니라, 개선된 시스템 신뢰도, 및 주어진 형식 요인에 대한 더 높은 데이터 용량 및 시스템 기능을 유발하였다. 그런데, 이들의 중요한 개선들에도 불구하고, 종래의 플래시 메모리 디바이스들에 대한 그리고 그로부터의 데이터 전송 속도들은 속도를 유지하지 않았다. 플래시 메모리의 어떤 특정한 현대의 애플리케이션들은 특히 데이터 용량이 증가함에 따라 데이터 전송 속도들에 특히 민감하다. 예를 들면, 고성능의 지적 수준의 디지털 스틸 카메라들의 해상도는 10메가픽셀을 초과할 수 있고, 그 때문에 MLC NAND 플래시 메모리 기술의 진보들이 환영받는다. 그러나, 연속적인 이미지 캡처들 사이의 "셔터 래그(shutter lag)"는 센서로부터의 플래시 메모리로의 이미지 데이터의 데이터 전송 속도에 의존한다. 이미지들 사이의 이러한 지연 시간(카메라 사용자에 대해 독립된 파라미터로 간주되며 이미지 해상도에 의존하지 않음)은 이들 카메라들에서 중요한 요인이 되고 있다. 특히 이미지 해상도가 계속 증가함에 따라, 종래의 데이터 전송 시간들이 이미지들 사이의 원하는 지연 시간을 달성하기에 충분하지 않음이 관찰되었다. 종래의 플래시 메모리로의 및 그로부터의 데이터 전송 시간들은 현대의 자기 디스크 드라이브들과 경쟁이 되지 않으며, 플래시 메모리에 대한 다른 바람직한 새로운 애플리케이션임은 당연하다. 따라서, 플래시 메모리가 현대의 고성능 디지털 스틸 카메라들의 요구들을 충족시키거나 현대의 고성능 전자 시스템들의 고상의 대량 저장장치로서 역할하기 위하여, 플래시 메모리 디바이스들에 및 그로부터 훨씬 더 높은 데이터 전송 속도들을 달성하는 것이 필요하게 될 것이다. 플래시 메모리들에 대한 종래의 데이터 전송 방식의 예는, 부품 번호 TH58NVG1S3AFT05(도시바, 2003)인 데이터시트 2GBIT(256M X 8 BITS) COMS NAND EEPROM에 기술되어 있다. 이러한 종래의 방식은 8-비트 데이터 버스를 수반하며, 판독 인에이블 클록의 사이클당 각각의 데이터 출력상에 한 비트가 제공되고, 그 판독 인에이블 클록의 하강 에지와 동기한다. 또한, 그 데이터시트에 기술된 바와 같이, 이러한 종래의 방식은 3.3 볼트 논리 표준을 수반하여, 최소의 하이 논리 레벨 출력 전압(VOH)은 2.4볼트이고 최대의 로우 논리 레벨 출력 전압(VOL)은 0.4볼트이다. 이 디바이스는 20MHz의 최대 데이터 속도를 제공한다. 이 데이터 속도는 개인용 컴퓨터 시스템들의 대량 저장장치에 적당한 데이터 속도가 아니며, 이들 종래의 플래시 메모리들은 디스크 구동장치 대체에 적당하지 않는다고 예측된다. 배경기술에 의해, 어떤 종래의 동적 랜덤 액세스 메모리들(RAM들)은 소위 "더블 데이터 속도(double data rate)", 또는 "DDR" 데이터 전송 기술들을 구현한다. 본 기술분야에 알려진 바와 같이, DDR 데이터 전송은 대응하는 데이터 스트로브 또는 클록의 상승 및 하강 에지들 둘다와 동기하는 하나 이상의 데이터 비트들(버스 라인들의 수에 의존)을 수반한다. 따라서 DDR 데이터 전송은 종래의 동기 데이터 전송의 데이터 속도의 2배로 데이터를 통신하며, 클록 에지의 하나와만(상승 또는 하강 에지) 동기한다. 그 외에도, 종래의 DDR 동적 RAM들은 소스-동기 데이터 스트로브들을 활용하며, 여기에서 RAM 디바이스는 메모리로부터의 판독을 위한 데이터 스트로브를 자체 생성한다(외부 회로는 메모리에 기록하기 위한 데이터 스트로브를 생성한다). 그러나, 입력/출력 스위칭 속도의 2배화는 데이터 전송의 전력 소비를 증가시켜, 단일-데이터 속도 통신들의 전력 소비의 2배에 가깝다. 그러나, 현대의 전자 시스템들에서의 전력 소비는 중요하게 관련되고, 시스템에서의 집적 회로 디바이스들 중 데이터들 전송하는데 있어서 버스들 및 도전체들의 구동은 전체 시스템 전력 소비에 상당히 기여한다. 본 기술분야에 기본이 되는 바와 같이, 외부 도전체들을 구동하기 위한 출력 구동기 회로들의 전력 소비는 구동될 디지털 신호들의 스위칭 속도에 직접 관련된다. 상술한 바와 같이, 현대의 자기 디스크 드라이브들의 스위칭 속도에 접근하기 위한 데이터 전송 속도의 증가는 따라서 그러한 데이터 전송에 의해 소비되는 전력의 대응하는 증가를 요구하고, 모든 다른 파라미터들을 동일하게 유지할 것이다. 이러한 증가된 전력 소비는 더 큰 구동기 및 수신기 디바이스들과, 시스템 애플리케이션들에서의 개선된 열 소실 등을 요구하며, 그들 모두 전체 시스템에 대한 비용을 추가한다. 이러한 변경들이 행해지는 경우에도, 고속 데이터 전송으로부터 증가된 전력 소비는 디지털 카메라들, 랩탑 컴퓨터들 및 워크 스테이션들, 무선 전화 핸드셋들, 개인용 디지털 오디오 플레이어들 및 유사한 배터리 전력공급 디바이스들과 같은 휴대용 전자 시스템들에 바람직하지 않다. 다른 배경기술에 의해, 울트라 DMA 모드(Ultra DMA Mode)로 알려진 통신 프로토콜은 COMPACT FLASH, 또는 CF+, 플래시 메모리 카드와 같은 플래시 메모리 카드에 및 그로부터 통신하기 위한 것이며 본 기술분야에 알려져 있다. 도 1은 잘 알려진 표준 CF+ and CompactFlash Specification Revision 3.0(컴팩트플래시 어소시에이션, 2004)에 따라 구성되고 동작하는 종래의 플래시 메모리 카드를 도시한다. 도 1에 도시된 바와 같이, 이 예에서는 표준에 따라 COMPACT FLASH 저장장치 카드로서 구성된 플래시 메모리 카드(2)는 하나 이상의 플래시 메모리 모듈들(2) 및 단일 칩 메모리 제어기(4)를 포함한다. 플래시 메모리 모듈(4)은 버스 data_I/O를 통해 메모리 제어기(6)에 및 그로부터 데이터를 전달하고, 제어 버스 ctrl을 통해 메모리 제어기(6)에 및 그로부터 제어 신호들을 수신 및 발행(issue)한다. 이 예에서, 상기 참조된 도시바 데이터시트에 기술된 데이터 전송 방식은 data_I/O 및 ctrl 버스들을 통한 플래시 메모리 모듈(4)과 메모리 제어기(6) 사이의 통신들에 대응한다. 메모리 제어기(6)는 호스트 인터페이스 HOST_IF를 통해 호스트 디바이스(예를 들면, 디지털 카메라, 디지털 오디오 플레이어, 개인용 컴퓨터 등)와 통신한다. 상기 참조된 CF+ and CompactFlash Specification은 울트라 DMA 모드("UDMA")에 따르는 것을 포함하여 호스트 인터페이스 HOST_IF를 통한 통신들을 기술한다. 그 명세에 기술된 바와 같이, UDMA 통신들은 특정 동작 모드에서 실행되며, 그러한 통신이 바람직한 에이전트(호스트 또는 메모리 카드(2))에 의해 제어 라인(UDMARQ) 상의 신호의 구동에 의해 개시된다. 또한, 그 명세에 기술된 바와 같이, UDMA 데이터 전송들은 소스-동기되며, 버스 HOST_IF 상에 데이터를 배치하고 있는 에이전트(메모리 카드(2) 또는 호스트 시스템)는 또한 데이터 스트로브 신호를 발행하고 있다. 그 외에도, 또한 그 명세에 기술된 바와 같이, 스트로브 신호의 상승 및 하강 에지들 둘다는 UDMA 동작 모드 하에 데이터의 전송에 이용된다. 그러나, 본 발명과 관련하여, 도 1의 플래시 카드에서 호스트 인터페이스에 대한 UDMA 모드에서도, 메모리 모듈(4)과 메모리 제어기(6) 사이의 데이터 전송 속도가 메모리 카드(2)의 전체 성능을 제한하게 될 것임이 관찰되었다. 그러나, 종래의 기술들에 따라 그 인터페이스에서의 데이터 전송의 속도 증가는 메모리 카드(2) 내의 전력 소비를 크게 증가시킬 것이다. 그 외에도, 메모리 집적 회로들의 입력/출력 인터페이스들에 대한 수정은 그러한 집적 회로들의 이용능력을 크게 제한할 것이며, 목록 제어 및 설계 오버헤드의 입장으로부터 비용을 추가시킬 것임이 본 기술분야에 알려져 있다.