ＯＤＴ 레이턴시 클럭 제어회로 및 제어방법 document_id A220623111643

반도체 장치의 동작속도가 고속화됨에 따라 반도체 장치들 간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나, 신호의 스윙폭이 줄어들수록 외부 노이즈(noise)에 대한 영향은 증가하게 되고, 인터페이스 단에서 임피던스(impedance)의 미스매칭(mismatching)에 따른 신호의 반사(reflection)가 심각(critical)해 진다. 임피던스의 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화 등에 기인하여 발생된다. 임피던스의 미스매칭이 발생되면 데이터의 고속 전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 데이터가 왜곡될 수 있다. 즉, 저항이 적절히 매칭되지 않을 경우에는 전송되는 신호가 반사되어 신호 전송 에러가 발생할 가능성이 크다. 그러나, 외부에 고정 저항을 연결하는 경우에는 반도체 장치의 노화나 온도변화 또는 제조공정의 차이로 인하여 임피던스가 적절히 매칭될 수 없다. 따라서, 동작속도의 고속화가 요구되는 반도체 장치는 온 다이 터미네이션 (On-Die Termination, ODT)라고 불리우는 임피던스 매칭회로를 반도체 장치 내의 데이터 입출력 패드 근처에 채용하고 있다. 한편, JEDEC 사양에 의한 DDR3 DRAM의 ODT 동작 타이밍에 따르면, ODT 동작을 활성화시키는 시점과 비활성화시키는 시점은 CWL(Column Address Strobe(CAS) Write Latency) + AL(Additive Latency) - 2의 수식에 따라 정해진다. 즉, ODT 패드를 통해 입력되는 ODT 신호(ODT 동작을 지시하는 신호)가 활성화되면 CWL + AL - 2 만큼의 클럭이 지난 후에 내부의 터미네이션 저항이 데이터 입출력 패드에 연결되도록 설계된다. 그리고 ODT 신호가 비활성화되면 CWL + AL - 2 만큼의 클럭이 지난 후에 내부의 터미네이션 저항과 데이터 입출력 패드와의 연결이 떨어지도록 설계된다. 따라서 DRAM은 ODT 패드를 통해 입력되는 ODT 신호를 지연시키기 위해 ODT 레이턴시 회로 및 ODT 레이턴시 클럭 생성회로를 구비하고, ODT 레이턴시 회로는 ODT 레이턴시 클럭 생성회로에서 생성되는 ODT 레이턴시용 클럭들에 의해 제어된다. 그리고 ODT 레이턴시 클럭 생성회로는 DRAM 내의 JEDEC MRS(Mode Register Set)에 인가되는 ODT ON/OFF 여부를 나타내는 신호에 의해 제어되며, 상기 ODT ON/OFF 여부를 나타내는 신호가 활성화될 때 활성화되고 상기 ODT ON/OFF 여부를 나타내는 신호가 비활성화될 때 비활성화된다. 그런데 이러한 경우에는 ODT 레이턴시 회로의 동작이 불필요한 경우에도 ODT 레이턴시 클럭 생성회로가 동작되어 ODT 레이턴시용 클럭들이 토글링하게 되며, 이로 인해 ODT 레이턴시 클럭 생성회로 및 ODT 레이턴시 회로에서 소비되는 전류가 증가된다.