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범프 지지부를 갖는 인쇄회로기판 및 그 제조방법 document_id A220623112077

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문맥 (context)
반도체 패키지에서 칩 사이즈는 동일 또는 축소되는 반면I/O 카운트는 증가를 하는 경향이며 이에 따라 칩과 연결되는 기판에 종래의 와이어 본딩이 아닌 플립 칩 방식의 기술이 요구되어 지고 있다. 플립칩 방식은 동일 사이즈 내에서의 I/O 카운트 증가, 전류 신호전달의 단축 및 인덕턴스를 감소시키는 장점이 있다. 패키지 기판에서 기존의 와이어-본딩 타입에서 플립 칩으로 전환되고 있는 현재의 단계에서 와이어-본딩과 플립 칩 패드가 공존하는 제품(하이브리드 플립 칩 CSP)이 등장하고 있으며, 이는 3D로 패키징하는 추세에 있어 플립 칩 타입의 범프 본딩이외에 추가적으로 와이어 본딩 타입으로 접합이 되는 POP/PIP에서 주류를 이룬다. FC-CSP(플립-칩 칩 스케일 패키지)는 크게 범프 타입에 따라서 SMD, NSMD로 나뉘어지며, SMD의 타입의 경우 제품에 범프를 형성하게 된다. 도 1은 종래의 반도체 장치를 도시하는 도면이다. 도시된 바와 같이, 반도체 칩(3)이 탑재될 수 있는 기판(1)과, IC 패드 상에 솔더(Solder) 범프(7)가 형성된 칩(3)이 접속되어 있다. 이러한 종래의 반도체 장치는 기판(1)에서 반도체 칩(3)이 탑재되는 접속패드(5) 위치에 칩(3)의 솔더 범프(7)가 위치하도록 일치시키고, 기판(1) 위에 반도체 칩(3)을 위치시킨 후 기판(1)과 칩(3)을 리플로우(reflow)에 의해 접합하고, 열강화성 수지(11)를 충전하여 경화시키는 방식으로 제조된다. 기판(1)의 이면에는 메인보드와 접속하는 솔더볼(9)이 구비된다. 상술한 종래의 FC-CSP에 있어 가장 큰 문제는 칩(3)과 기판(1)의 접합(본딩)시 언더필 부분(11)에 이종 자재간의 CTE 차이(Mismatch)에 의한 디라미네이션(Delamination) 문제가 해결되지 않고 있다는 점이다. 이에 따라, 솔더 범프는 향후에 도 2에 도시된 바와 같은 구리 포스트(7a) 형태로 발전이 예상되고 있는데 기판(1)의 솔더페이스트(2)로부터 노출된 접속패드(5)에 구리 포스트(7a)가 돌출되도록 형성됨에 의하여 제품의 취급성이 취약해지며 상처불량으로 연결될 개연성이 있다는 기술적인 한계점을 가진다.
지시문 (instruction)
주어진 원문을 읽고 필요한 정보를 파악하여, 원문에 근거해 질문에 답하라.
질문 (question)
종래의 FC-CSP 기술에서 칩과 기판의 접합 시 언더필 부분에 디라미네이션(Delamination) 문제가 발생하는 원인이 되는 조건은 무엇인가?
추론 과정 (compact_reasoning)
  1. 1과제 해석task_interpretation

    FC-CSP의 언더필 부분에서 디라미네이션 문제가 발생하는 구체적인 원인 조건을 파악한다.

  2. 2정보 추출information_extraction

    본문에서 디라미네이션 문제와 관련된 기술적 한계점을 설명하는 부분을 추출한다.

    • 칩(3)과 기판(1)의 접합(본딩)시 언더필 부분(11)에 이종 자재간의 CTE 차이(Mismatch)에 의한 디라미네이션(Delamination) 문제가 해결되지 않고 있다는 점이다.
  3. 3근거 선택evidence_selection

    문제가 발생하는 직접적인 조건인 '이종 자재간의 CTE 차이'를 핵심 근거로 선정한다.

    • 이종 자재간의 CTE 차이(Mismatch)에 의한 디라미네이션(Delamination) 문제
  4. 4논리 통합logical_integration

    칩과 기판 접합 시 발생하는 언더필 영역 내 이종 자재 간의 열팽창계수(CTE) 불일치가 디라미네이션을 유발함을 연결한다.

  5. 5결론 도출conclusion_formulation

    디라미네이션 발생 조건은 이종 자재 간의 CTE 차이(Mismatch)이다.

    • 이종 자재간의 CTE 차이(Mismatch)에 의한 디라미네이션(Delamination) 문제
  6. 6답변 생성answer_generation

    질문에 대해 원문의 표현을 사용하여 명확하게 답변을 작성한다.

    • 이종 자재간의 CTE 차이(Mismatch)
최종 답변 (final_answer)
칩과 기판의 접합 시 언더필 부분에서 이종 자재간의 CTE 차이(Mismatch)가 발생하는 조건에 의해 디라미네이션 문제가 발생한다.
핵심 해석 (core_interpretation)
반도체 패키징 공정 중 이종 자재 간의 CTE 차이(Mismatch)는 언더필 부분에 디라미네이션(Delamination) 문제를 유발하는 인과 관계이다.