퓨즈 회로와 그의 구동 방법 document_id A220623112222

일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치의 집적도가 급속도로 증가함에 따라, 하나의 반도체 장치 내에는 수천만 개 이상의 메모리 셀(memory cell)이 구비되고 있다. 이러한 메모리 셀들 중 1 개라도 불량(fail)이 발생하면 해당 반도체 장치는 원하는 동작을 수행하지 못하게 된다. 요즈음 반도체 장치의 공정 기술이 발전함에 따라 확률적으로 소량의 메모리 셀에만 불량이 발생하며, 이와 같은 몇 개의 메모리 셀에 발생한 불량으로 인하여 반도체 장치를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 이를 보완하기 위하여 반도체 장치 내에는 노말 메모리 셀(nomal memory cell) 뿐만 아니라 리던던시 메모리 셀(redundancy memory cell)을 더 구비하고 있으며, 만약 노말 메모리 셀에 불량이 발생하는 경우 이를 리던던시 메모리 셀로 대체하여 사용하고 있다. 이하, 노말 메모리 셀 중 불량이 발생하여 리던던시 메모리 셀로 대체되어야 하는 메모리 셀을 '리페어 대상 메모리 셀'이라 칭하기로 한다. 리페어 대상 메모리 셀에 대응하는 어드레스 정보는 리던던시를 위한 퓨즈 회로에 프로그래밍되며, 리던던시를 위한 퓨즈 회로는 이를 위하여 다수의 퓨즈(fuse)를 구비한다. 다시 말하면, 리던던시를 위한 퓨즈 회로는 프로그래밍된 어드레스 정보를 출력하며, 반도체 장치는 이 출력신호와 읽기 및 쓰기 동작시 인가되는 어드레스 정보를 비교하여 만약, 리페어 대상 메모리 셀이 액세스(access)되는 경우 리페어 대상 메모리 셀 대신 리던던시 메모리 셀이 액세스 되도록 동작을 수행한다. 참고로, 퓨즈를 프로그래밍하는 데에는 전기 컷팅 방식 또는 레이저 컷팅 방식 등이 있다. 여기서, 전기 컷팅 방식은 컷팅 대상 퓨즈에 과전류를 인가하여 이를 녹임으로써 단선하는 방식이고, 레이저 컷팅 방식은 레이저 빔을 이용하여 컷팅 대상 퓨즈를 블로잉(blowing)함으로써 단선하는 방식이다. 일반적으로, 레이저 컷팅 방식은 전기 컷팅 방식보다 간단하기 때문에 전기 컷팅 방식보다 널리 사용되고 있다. 한편, 퓨즈는 위에서 설명한 리던던시를 위한 퓨즈 회로뿐 아니라 반도체 장치 전반에 걸쳐 여러 가지 동작을 수행하는데 사용된다. 예컨대, 퓨즈는 공정(process)에 대하여 민감하게 동작하는 정전압 발생회로에서 전압을 튜닝(tuning)하는데 사용되기도 하며, 테스트를 위한 제어 회로나 다양한 모드 선택을 위한 제어 회로 등에서 다양하게 사용된다. 이하, 설명의 편의를 위하여 퓨즈를 이용하는 리던던시를 위한 퓨즈 회로를 일례로 설명하기로 한다. 도 1 은 기존의 반도체 장치의 일부 구성인 리던던시를 위한 퓨즈 회로를 설명하기 위한 회로도이다. 도 1 을 참조하면, 리던던시를 위한 퓨즈 회로는 퓨즈부(110)와, 래칭부(130)와, 프리차징부(150), 및 버퍼링부(170)를 구비한다. 퓨즈부(110)는 퓨즈 인에이블신호(EN_ADD003c#0:3003e#)에 응답하여 퓨즈를 포함하는 전류 경로를 통해 흐르는 구동전류로 출력단인 공통노드(COM)를 구동하기 위한 것으로, 다수의 퓨즈(112), 및 다수의 스위칭부(114)를 구비한다. 다수의 퓨즈(112)는 리페어 대상 메모리 셀에 대응하는 어드레스 정보를 프로그래밍하기 위한 것으로, 제0 내지 제3 퓨즈(F0, F1, F2, F3)를 구비한다. 그리고, 다수의 스위칭부(114)는 퓨즈 인에이블신호(EN_ADD003c#0:3003e#) 각각을 입력받아 해당 퓨즈를 포함하는 풀다운 전류 경로를 형성하기 위한 것으로, 제0 내지 제3 NMOS 트랜지스터(NM0, NM1, NM2, NM3)을 구비한다. 래칭부(130)는 제0 내지 제3 퓨즈 인에이블신호(EN_ADD003c#0:3003e#)에 응답하여 구동되는 공통노드(COM)의 전압 레벨에 따라 해당하는 논리 레벨 값을 래칭하기 위한 것으로, 제0 및 제1 인버터(INV0, INV1)를 구비한다. 프리차징부(150)는 래칭부(130)에 초기 논리 레벨 값을 설정해 주기 위한 것으로, 전원전압(VDD)단과 공통노드(COM) 사이에 소오스-드레인 경로가 형성되고 프리차징신호(PCGB)를 게이트로 입력받는 제0 PMOS 트랜지스터(PM0)를 구비한다. 여기서, 프리차징신호(PCGB)는 반도체 장치의 액티브(active) 동작, 읽기(read) 동작, 또는 쓰기(write) 동작시 논리'로우(low)'에서 논리'하이(high)'로 천이하는 신호이다. 버퍼링부(170)는 래칭부(130)의 출력신호를 입력받아 퓨즈상태신호(INF_ADD)를 출력하기 위한 것으로, 두 개의 인버터(inverter)를 구비한다. 여기서, 퓨즈상태신호(INF_ADD)는 다수의 퓨즈(112)에 프로그래밍된 리페어 대상 메모리 셀의 어드레스 정보를 포함하고 있으며, 반도체 장치는 퓨즈상태신호(INF_ADD)에 응답하여 액세스되는 메모리 셀이 리페어 대상 메모리 셀인지에 대한 여부를 판단하게 된다. 이하, 설명의 편의를 위하여 제0 퓨즈(F0)가 컷팅된 경우와 컷팅되지 않은 경우에서 제0 퓨즈 인에이블신호(EN_ADD003c#0003e#)가 활성화됨에 따른 리던던시를 위한 퓨즈 회로의 동작을 살펴보기로 한다. 우선, 공통노드(COM)가 논리'로우'의 프리차징신호(PCGB)에 응답하여 프리차징 되기 때문에, 래칭부(130)는 논리'하이'를 래칭한다. 이후, 액티브 동작, 읽기 동작 또는 쓰기 동작시 프리차징신호(PCGB)가 논리'로우'에서 논리'하이'로 천이하고, 제0 퓨즈 인에이블신호(EN_ADD003c#0003e#)가 논리'하이'로 활성화되어 제0 NMOS 트랜지스터(NM0)는 턴 온(turn on)된다. 이때, 제0 퓨즈(F0)가 컷팅되지 않은 경우 공통노드(COM)와 접지 전원전압(VSS)단 사이에 풀다운 전류 경로가 형성되기 때문에 공통노드(COM)의 전압레벨은 제0 인버터(INV0)의 문턱 전압 값보다 낮아지게 되고 퓨즈상태신호(INF_ADD)는 논리'하이'가 된다. 이어서, 제0 퓨즈(F0)가 컷팅된 경우 공통노드(COM)는 래칭부(130)에 의하여 논리'하이'를 유지하게 된다. 즉, 제1 구동부(INV1)에 의한 풀업 전류 경로가 형성되기 때문에 공통노드(COM)는 논리'하이'를 유지하게 되고 퓨즈상태신호(INF_ADD)는 논리'로우'가 된다. 위에서 설명한 바와 같이 퓨즈상태신호(INF_ADD)는 해당하는 퓨즈의 컷팅 여부에 따라 논리'로우' 또는 논리'하이'를 유지하며, 반도체 장치는 퓨즈상태신호(INF_ADD)를 바탕으로 리페어 대상 메모리 셀의 어드레스 정보를 제공받는다. 한편, 반도체 장치의 공정 기술이 나날이 발전함에 따라, 반도체 장치의 크기는 점점 작아지고 있다. 반도체 장치의 크기가 작아진다는 것은 회로를 구성하는 요소들 간의 간격이 줄어드는 것을 의미하며, 퓨즈와 퓨즈 사이의 간격 역시 줄어듦을 의미한다. 이렇게 퓨즈와 퓨즈 사이의 간격이 줄어들게 되면 퓨즈를 컷팅하기 위한 블로잉 공정시 아래와 같은 문제점을 야기한다. 즉, 컷팅 대상 퓨즈와 인접하게 배치된 퓨즈에는 블로잉 공정시 발생하는 충격 및 도전성 부산물에 의하여 손상 예컨대, 크랙이 발생한다. 물론, 크랙은 블로잉 공정 시에만 발생하는 것이 아니라 퓨즈와 퓨즈를 덮는 절연막 간의 응력(stress)이나 공정상의 오류로 발생하기도 한다. 퓨즈에 크랙이 발생하는 경우 가장 심각한 문제점은 컷팅되지 않아야 하는 퓨즈가 컷팅 된 것 같은 상황에 놓일 수 있다는 것이다. 이러한 상황은 반도체 장치로 하여금 오동작을 야기한다. 일반적으로 퓨즈에 발생하는 크랙은 세 가지로 분류된다. 첫 번째는 크랙 자체가 퓨즈의 불량을 야기시키는 불량 크랙이고, 두 번째는 크랙이 발생한 퓨즈가 환경과 시간에 따라 불량을 야기시키는 진행성 크랙이며, 세 번째는 퓨즈에 발생한 크랙의 정도가 약해서 반도체 장치의 수명 내에 불량을 야기하지 않는 프리 크랙(free crack)이다. 첫 번째 경우는 반도체 장치가 제품으로 출하되기 이전에 오동작을 유발하여 프로브 테스트(probe test)나 패키지 테스트(package test)와 같은 테스트 모드(test mode)에서 검출되기 때문에, 이를 보완 처리하거나 불량 처리하는 것이 가능하다. 하지만, 두 번째 경우는 제품이 출하되기 이전 수행되는 테스트 모드에서 검출되지 않아 정상 판정을 받을 수 있으며, 정상 판정을 받아 출하된 반도체 장치가 이후에 오동작을 유발하기 때문에 이 제품을 사용하는 소비자로부터 문제점이 제기될 수 있다. 도 2 는 도 1 의 퓨즈의 상태에 따른 공통노드(COM)의 전압 레벨 변화를 설명하기 위한 파형도이다. 도 1 과 도 2 를 참조하면, 퓨즈를 컷팅한 경우 공통노드(COM)는 제1 인버터(INV1)에 의하여 형성되는 풀업 전류 경로를 통해 흐르는 구동전류로 구동되어 높은 전압 레벨을 유지한다. 즉, 공통노드(COM)의 전압 레벨은 풀업 전류 경로를 통해 흐르는 구동전류에 의하여 결정된다. 그리고, 퓨즈를 컷팅하지 않은 경우 공통노드(COM)는 해당 퓨즈와 퓨즈에 연결된 NMOS 트랜지스터에 의하여 형성되는 풀다운 전류 경로를 통해 흐르는 구동전류로 구동되어 낮은 전압 레벨을 유지한다. 이때, 공통노드(COM)의 전압 레벨은 풀업 전류 경로를 통해 흐르는 구동전류와 풀다운 전류 경로를 통해 흐르는 구동전류에 의하여 결정된다. 도 2 에서는 퓨즈의 저항 값이 60K 를 기준으로 공통노드(COM)의 전압 레벨이 높아지거나 낮아지는 일례를 도시하였다. 즉, 퓨즈의 저항 값이 60K 보다 낮은 경우 공통노드(COM)는 프리차징된 전하가 방전되어 낮은 전압 레벨을 가지며, 퓨즈의 저항 값이 60K 보다 높은 경우 공통노드(COM)는 풀업 전류 경로를 통해 흐르는 구동전류로 인하여 높은 전압 레벨을 유지한다. 이어서, 공통노드(COM)의 전압 레벨은 퓨즈상태신호(INF_ADD)의 논리 레벨을 결정한다. 다시 말하면, 퓨즈의 컷팅 여부에 따라 퓨즈상태신호(INF_ADD)의 논리 레벨이 결정된다. 한편, 임의의 퓨즈는 위에서 설명한 바와 같이 크랙이 발생할 수 있으며, 이 경우 컷팅되지 않은 퓨즈의 저항 값이 환경과 시간에 따라 점점 높아지게 된다. 다시 말하면, 컷팅되지 않은 상태의 정상 퓨즈는 예컨대, 60K 보다 낮은 저항 값을 가져야만 한다. 만약, 퓨즈에 크랙이 발생하게 되면 크랙이 발생하지 않은 퓨즈의 저항 값 보다는 높겠지만 60K 보다 낮은 저항 값을 가지게 될 수 있다. 때문에, 크랙이 발생한 퓨즈는 테스트 모드에서 컷팅되지 않았다는 결과로 검출되며 정상 판정을 받게 된다. 하지만, 크랙이 발생한 퓨즈의 저항 값은 환경과 시간에 따라 60K 이상으로 높아질 수 있으며, 이때 반도체 장치는 컷팅되지 않은 퓨즈를 컷팅된 퓨즈로 인식하여 오동작을 수행하게 된다. 따라서, 컷팅되지 않은 퓨즈에 대하여 논리'하이'가 되어야 하는 퓨즈상태신호(INF_ADD)는 크랙으로 인하여 논리'로우'가 되며, 이러한 오동작으로 인한 반도체 장치의 신뢰도는 떨어지게 된다.