신호 충실도를 향상시킨 반도체 메모리 모듈 및 반도체 메모리 시스템 document_id A220623112357

최근 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리 장치는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 반도체 메모리 장치의 일예로서 디램(DRAM)은 개인용 컴퓨터(personal computer) 또는 서버(server)로서 컴퓨터 시스템에서 널리 사용된다. 반도체 메모리 장치의 고성능화 및 고용량화를 위하여, 다수 개의 반도체 메모리 장치들이 메모리 모듈에 탑재(mounted)되고, 상기 반도체 메모리 장치들이 탑재된 메모리 모듈이 컴퓨터 시스템에 장착(installation)된다. 상기 디램(DRAM)의 일 종류로서 시스템의 클록 신호에 동기되어 동작하는 동기식 반도체 메모리 장치(SDRAM)가 있으며, 또한 상기 동기식 반도체 메모리 장치(SDRAM)의 일예로서, 시스템 클록신호의 상승 및 하강에지에 동기하여 데이터를 전달하는 DDR(double-data-rate) SDRAM가 있다. 이러한 DDR SDRAM은 동작 속도 측면에서 그 성능을 개선한 DDR2 SDRAM 및 DDR3 SDRAM 등으로 발전되어 왔다. 이러한 반도체 메모리 장치들은 서로 다른 동작특성을 가지므로, 메모리 시스템은 각각의 반도체 메모리 장치에 적합한 메모리 콘트롤러를 필요로 한다. 도 1은 일반적인 반도체 메모리 시스템을 나타내는 블록도이다. 도 1에 도시된 바와 같이 반도체 메모리 시스템(100)은 메모리 콘트롤러(110)와 메모리 모듈(120)을 구비할 수 있다. 도 1에는 설명의 편의상 하나의 메모리 모듈만이 도시되었으나, 두 개 이상의 메모리 모듈이 상기 반도체 메모리 시스템(100) 내에 구비될 수 있다. 메모리 콘트롤러(110)와 메모리 모듈(120)은 반도체 메모리 시스템(100) 내에 배치되는 각종 시스템 버스를 통해 신호를 송수신한다. 일예로서, 메모리 콘트롤러(110)는 데이터 버스(DQBUS)를 통하여 메모리 모듈(120)로 기록 데이터를 제공하거나, 상기 데이터 버스(DQBUS)를 통하여 메모리 모듈(120)로부터 독출 데이터를 수신한다. 또한 메모리 콘트롤러(110)는 커맨드/어드레스 버스(CABUS)를 통하여 메모리 모듈(120)로 커맨드 신호 및/또는 어드레스 신호를 제공한다. 상기 송수신되는 신호들이 임피던스 미스매칭(impedance mismatching)에 의해 왜곡이 발생하는 것을 방지하기 위하여, 상기 데이터 버스(DQBUS) 및 커맨드/어드레스 버스(CABUS)의 종단에는 터미네이션 저항(Termination resistor, RT11, RT12)이 배치될 수 있다. 상기 메모리 콘트롤러(110), 메모리 모듈(120) 및 터미네이션 저항(RT11, RT12)은 각각 반도체 메모리 시스템(100) 내의 마더보드상에 배치된다. 메모리 모듈(120)에는 적어도 하나의 반도체 메모리 장치가 탑재될 수 있으며, 일예로서 제1 내지 제n 반도체 메모리 장치(DRAM1 내지 DRAMn)가 메모리 모듈(120)에 장착된 것이 예시된다. 각각의 반도체 메모리 장치는 데이터 출력버퍼(121), 데이터 입력버퍼(122) 및 커맨드/어드레스 입력버퍼(123)를 구비할 수 있다. 또한 메모리 모듈(120)은, 메모리 콘트롤러(110)로부터 제공된 커맨드/어드레스 신호를 일시 저장하기 위한 커맨드/어드레스 버퍼(124)를 더 구비할 수 있다. 커맨드/어드레스 버퍼(124)는 상기 제1 내지 제n 반도체 메모리 장치(DRAM1 내지 DRAMn)에 공통하게 사용되며, 메모리 콘트롤러(110)로부터 제공된 커맨드/어드레스 신호를 버퍼링하여 이를 제1 내지 제n 반도체 메모리 장치(DRAM1 내지 DRAMn)로 제공한다. DDR SDRAM에서 데이터 또는 커맨드/어드레스 신호를 수신함에 있어서, 의사 차동 신호 방식(pseudo differential signaling)이 일반적으로 사용될 수 있다. 상기 방식에 따르면, 반도체 메모리 장치 내의 데이터 입력버퍼(122)는 입력 데이터와 데이터용 기준전압(VREF_DQ)을 수신하고, 상기 입력 데이터와 기준전압(VREF_DQ) 사이의 전압 차이를 증폭하여 내부 입력 데이터(DIN)를 발생한다. 또한 커맨드/어드레스 입력버퍼(123)는 커맨드/어드레스 신호와 커맨드/어드레스용 기준전압(VREF_CA)을 수신하고, 상기 입력 데이터와 기준전압(VREF_CA) 사이의 전압 차이를 증폭하여 내부 커맨드/어드레스 신호(CAI)를 발생한다. 상기 입력 데이터와 커맨드/어드레스 신호는 시스템 버스를 통하여 메모리 콘트롤러(110)로부터 제공될 수 있다. 한편 상기 데이터용 기준전압(VREF_DQ)과 커맨드/어드레스용 기준전압(VREF_CA)은 메모리 콘트롤러(110)로부터 제공되거나, 또는 소정의 전원전압을 이용하여 메모리 모듈(120) 내에서 생성될 수 있다. 상기 기준전압들이 시스템 버스를 통하여 제공되는 경우, 데이터 출력버퍼 등이 동작할 때 커맨드/어드레스 입력버퍼로 제공되는 기준전압(VREF_CA)에 노이즈가 발생할 수 있으며, 이와 같은 영향을 감소하기 위하여 데이터용 기준전압(VREF_DQ)을 전달하기 위한 버스와 커맨드/어드레스용 기준전압(VREF_CA)을 전달하기 위한 버스가 서로 구분되어 배치될 수 있다. DDR2, DDR3 등의 DDR 계열의 반도체 메모리 장치는 동작 속도가 계속 증가하고 그 구동전압이 낮아지고 있으므로, 메모리 시스템(100) 내에서 메모리 콘트롤러(110)와 메모리 모듈(120) 사이에 전달되는 신호의 충실도를 안정적으로 확보하는 것이 중요하다. 신호의 충실도를 위하여 터미네이션 수단이 일반적으로 사용되고 있는데, 그러나 종래의 경우에는 마더보드 상에서 일반적인 터미네이션 저항을 데이터 버스(DQBUS)나 커맨드/어드레스 버스(CABUS) 등의 시스템 버스에 연결하거나, 단순히 메모리 장치 내에 부가적인 터미네이션 저항(미도시)을 배치하는 방식이 이용되고 있다. 또한, 상기 터미네이션 수단은 데이터 입력버퍼로 제공되는 데이터용 기준전압(VREF_DQ)과 커맨드/어드레스 입력버퍼로 제공되는 커맨드/어드레스용 기준전압(VREF_CA)과는 무관하게 배치되고 있으며, 이러한 방식은 DDR3 및 그 이전의 반도체 메모리 시스템에서 신호의 충실도 측면에서 어느정도 유용할 수는 있다. 그러나, DDR3 이후의 반도체 메모리 장치를 사용하는 메모리 시스템에서는 데이터 전송 속도가 더 증가하게 되고 또한 구동전압이 더 낮아지게 되므로, 단순히 종래의 경우와 같은 일반적인 방안을 사용함에 의하여 신호의 충실도를 충분히 확보하는 것에 한계가 발생한다. 이에 따라 DDR3 이후의 반도체 메모리 장치를 이용하는 시스템에서는 신호의 충실도를 확보하기 위한 보다 구체적인 방안이 도출될 필요가 있다.