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지연고정루프회로 및 이를 이용한 반도체 메모리 장치 document_id A220623112377

분류
전기전자
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문맥 (context)
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부클록에 동기된 내부클록를 이용하여 외부 장치들과 데이터의 전송을 수행한다. 이는 메모리와 메모리 컨트롤러간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부클록과 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다. 이때, 메모리에서 출력되는 데이터는 내부클록에 동기되어 출력되는데, 내부클록은 처음에 메모리로 인가될 때에는 외부클록과 동기된 상태로 인가되지만, 메모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부클록과 동기되지 않은 상태로 출력된다. 따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부클록이 메모리 컨트롤러에서 인가되는 외부클록의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부클록에 역보상하여 내부클록과 외부클록이 동기되도록 해야한다. 이러한 역활을 수행하는 클록 동기회로로는 위상고정루프(PLL: Phase Locked Loop)회로와 지연고정루프(DLL)회로가 있다. 이 중 외부클록의 주파수와 내부클록의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상고정루프(PLL)를 사용한다. 하지만, 외부클록의 주파수와 내부클록의 주파수가 동일한 경우에는 위상고정루프(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연고정루프(DLL)회로를 주로 사용한다. 즉, 반도체 메모리 소자의 경우는 사용되는 주파수가 동일하므로 클록 동기회로로서 주로 지연고정루프(DLL)회로를 사용한다. 그 중에서도 반도체 메모리 소자에서는 고정 지연 값을 저장할 수 있는 레지스터를 구비하여 전원차단시, 레지스터에 고정 지연 값을 저장하였다가 다시 전원이 인가되면 레지스터에 저장되어 있던 고정 지연 값을 로딩하여 내부클록을 고정하는데 사용함으로써 반도체 메모리 소자의 최초 동작시 내부클록과 외부클록의 위상차이가 상대적으로 작은 시점에서 클록 동기 동작을 수행할 수 있고, 최초 동작 이후에도 내부클록과 외부클록의 위상차이에 따라 레지스터의 지연 값이 변동하는 폭을 조절함으로써 내부클록과 외부클록이 동기되는데 소요되는 시간을 줄일 수 있는 레지스터 제어형 지연고정루프(Register Controlled DLL)회로가 가장 널리 사용되고 있다. 도 1은 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로를 도시한 블록 다이어그램이다. 도 1을 참조하면, 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로는, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하고, 비교결과에 대응하여 지연고정신호(DELAY_LOCK_CTL)를 생성하기 위한 위상비교부(100)와, 지연고정을 이루기 위해 지연고정신호(DELAY_LOCK_CTL)에 응답하여 소스 클록(REFCLK)을 지연시켜 지연고정클록(DLLCLK)으로서 출력하기 위한 클록지연부(120), 및 지연고정클록(DLLCLK)에 소스 클록(REFLCK)의 실제 출력 경로의 지연시간을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연복제모델부(140)를 구비한다. 전술한 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로의 구성을 바탕으로 기본적인 락킹 동작을 설명하면, 락킹 전 상태에서 서로 다른 위상을 갖는 소스 클록(REFCLK)의 기준 에지 - 일반적으로 상승 에지(rising edge)를 가리키며, 하강 에지(falling edge)가 되어도 상관없음 - 와 피드백 클록(FBCLK)의 기준 에지가 동기화되도록 하기 위해 소스 클록(REFCLK)의 위상을 지연시켜 지연고정클록(DLLCLK)으로서 출력하는 동작을 수행하며, 이때, 지연고정클록(DLLCLK)은 소스 클록(REFCLK) 경로의 실제 지연조건을 반영하여 피드백 클록(FBCLK)으로서 출력하므로 소스 클록(REFCLK)의 위상을 지연시키는 량이 증가함에 따라 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상차이가 점점 줄어들게 된다. 그런데, 종래기술에 따른 레지스터 제어형 지연고정루프(DLL)회로에서는 소스 클록(REFCLK)의 위상을 지연시켜 지연고정클록(DLLCLK)으로써 출력하기 까지 적용할 수 있는 최대 지연량이 설정되어 있기 때문에, 최대 지연량이 적용되기 전에 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상이 동기화되지 않는다면, 지연고정루프 동작이 종료되지 않는다는 문제점이 발생한다.
지시문 (instruction)
주어진 원문을 읽고 필요한 정보를 파악하여, 원문에 근거해 질문에 답하라.
질문 (question)
반도체 메모리 소자에서 고정 지연 값을 저장할 수 있는 레지스터를 구비한 레지스터 제어형 지연고정루프(Register Controlled DLL) 회로를 사용함으로써 얻을 수 있는 기술적 효과는 무엇인가?
추론 과정 (compact_reasoning)
  1. 1과제 해석task_interpretation

    레지스터 제어형 지연고정루프(Register Controlled DLL) 회로의 기술적 효과를 묻는 질문이다.

  2. 2정보 추출information_extraction

    레지스터를 통해 고정 지연 값을 저장하고 로딩하는 기능과 그에 따른 효과를 추출한다.

    • 고정 지연 값을 저장할 수 있는 레지스터를 구비하여 전원차단시, 레지스터에 고정 지연 값을 저장하였다가 다시 전원이 인가되면 레지스터에 저장되어 있던 고정 지연 값을 로딩하여 내부클록을 고정하는데 사용함으로써
  3. 3근거 선택evidence_selection

    레지스터 사용 시 발생하는 구체적인 두 가지 효과를 선별한다.

    • 반도체 메모리 소자의 최초 동작시 내부클록과 외부클록의 위상차이가 상대적으로 작은 시점에서 클록 동기 동작을 수행할 수 있고, 최초 동작 이후에도 내부클록과 외부클록의 위상차이에 따라 레지스터의 지연 값이 변동하는 폭을 조절함으로써 내부클록과 외부클록이 동기되는데 소요되는 시간을 줄일 수 있는
  4. 4논리 통합logical_integration

    최초 동작 시의 이점과 동작 이후의 이점을 통합하여 정리한다.

  5. 5결론 도출conclusion_formulation

    최초 동작 시 위상차이가 작은 시점에서 동기 동작이 가능하며, 이후 동기화 소요 시간을 줄일 수 있다는 결론을 도출한다.

    • 최초 동작시 내부클록과 외부클록의 위상차이가 상대적으로 작은 시점에서 클록 동기 동작을 수행할 수 있고
    • 내부클록과 외부클록이 동기되는데 소요되는 시간을 줄일 수 있는
  6. 6답변 생성answer_generation

    질문에 대해 두 가지 핵심 효과를 포함하여 답변을 작성한다.

최종 답변 (final_answer)
반도체 메모리 소자의 최초 동작 시 내부클록과 외부클록의 위상차이가 상대적으로 작은 시점에서 클록 동기 동작을 수행할 수 있으며, 최초 동작 이후에도 내부클록과 외부클록의 위상차이에 따라 레지스터의 지연 값이 변동하는 폭을 조절함으로써 내부클록과 외부클록이 동기되는 데 소요되는 시간을 줄일 수 있다.
핵심 해석 (core_interpretation)
레지스터를 이용한 지연 값 저장 및 로딩 기술은 반도체 메모리 소자의 초기 클록 동기화 효율성과 동기화 소요 시간을 개선하는 효과를 제공한다.