디지탈 유한 임펄스 응답 휠터 및 프로그램어블 유한 임펄스 응답 휠터 document_id 1019820003641

[청구항 2] 제1항에 있어서,상기 다수의 지연소자, 가산기 및 가중함수회로들이 다수의 모듈(60)내에 배열되고, 각각의 모듈이, 상기 디지탈 입력신호를 수신하기 위한 입력과 가중 신호들을 만드는 출력을 가진 입력신호 가중함수회로(22), 신호입력과 신호출력을 각각 갖고 있는 제1(30) 및 제2(34)지연소자, 상기 가중함수회로의 상기 출력에 결합된 제1입력과, 상기 제1지연소자의 상기 신호출력에 결합된 제2입력과, 출력을 가진 제1가산기(32) 및 상기 가중함수회로의 상기 출력에 결합된 제1입력과, 제2입력과 상기 제2지연소자의 상기 신호입력에 결합된 출력을 가진 제2가산기(36)을 포함하는 것을특징으로하는디지탈 휠터. [청구항 3] 제2항에 있어서,상기 다수의 모듈이 휠터된 신호(y(n))을 만드는 출력을 가진 단부 모듈을 포함하고, 상기 휠터가 상기 제1지연소자의 각각의 입력과 상기 모듈의 상기 제2지연소자의 각각의 출력을 각각 상기 제1가산기의 출력과 인접모듈의 제2가산기의 제1입력에 결합시키기 위한 장치를 포함하는 것을특징으로하는디지탈 휠터. [청구항 4] 제3항에 있어서,상기 단부 모듈이, 디지탈 신호를 수신하기 위한 입력과 가중디지탈 신호를 만드는 출력을 가진 가중함수회로(20), 상기 가중함수회로의 출력에 결합된 제1입력과, 인접 모듈의 제2지연소자의 출력에 결합된 제2입력과, 출력을 가진 가산기(66) 및 상기 단부모듈의 상기 가산기의 상기 출력에 결합된 입력과 상기 휠터된 신호를 만드는 출력을 가진 지연소자(64)를 포함하는 것을특징으로하는디지탈 휠터배열. [청구항 5] 제1항에 있어서,다수의 지연소자(30, 40, 50, 54, 44, 34, 64)가 n-i(여기서 i는 n-1 내지 0의 정수임)로 번호가 붙고, 입력과 출력을 각각 갖고 있고 각각의 출력이 상기 휠터의 상기 출력에 결합되는 n개의 지연소자를 포함하고 다수의 가산기(32, 42, 52, 46, 36, 66)이 n-1(여기서 j는 n-2 내지 0의 정수임)로 번호가 붙고, 제1입력과, 지연소자 n-j-1의 출력에 결합된 제2입력과, 지연소자 번호 n-j의 입력에 결합된 출력을 각각 갖고 있는 n-1개의 가산기를 포함하며, 상기 다수의 입력 탭들이 입력 탭 번호 1이 지연소자 번호 1의 입력에 결합되고 각각의 입력탭번호 2 내지 n이 가산기번호 2 내지의 각각의 제1입력에 결합되는 n-i로 번호가 붙은 n개의 입력탭을 포함하고, 상기 다수의 가중함수회로(20, 22, 24)가 입력이 상기 휠터의 입력에 결합되고, 출력이 동일한 번호의 각각의 탭에 결합되며 n/2항의 부분이 어떤 경우에도 관계없이 n-(n/2)+k+1 번호가 붙은 각각의 탭에 결합되는(n/2)-가 k(여기서 k는 (n/2)-1 내지 0의 정수임) 번호가 붙은(n/2) 가중함수회로를 포함하는 것을특징으로하는디지탈 휠터. [청구항 6] 제5항에 있어서,상기 수n이 홀수이고, 상기 다수의 탭들이 중심탭번호(n+1)/2를 포함하며, 상기 휠터의 상기 입력에 결합된 입력과 상기 중심탭에 결합된 출력을 가진 부수적인 가중함수회로(26)을 포함하는 것을특징으로하는디지탈 휠터. [청구항 7] 제1항에 있어서,입력 및 출력을 각각 갖고 있는 상기 다수의 지연소자(30, 40, 50, 54, 44, 34, 64), 상기 지연소자의 수보다 1개가 적고 각각의 입력이 선행 지연소자의 출력에 결합되며 출력이 다음의 지연소자의 입력에 결합되는 상기 다수의 가산기(32, 52, 46, 36, 66), 상기 순서의 최종 지연소자(34) 앞에 있고 상기 순서의 제1지연소자(30)의 입력 뒤에 있는 소정의 지연소자들이 배치된 상기 중심지점(52, 56), 상기 가산기들의 제2입력과 상기 제1지연소자의 입력에 결합된 상기 다수의 입력 탭 및 상기 순서의 상기 중심지점으로부터 떨어진 비슷한 탭번호에 배치된 2개의 입력 탭에 결합되는 각각의 출력에서 가중된 디지탈 신호를 만들기 위해 휠터된 디지탈신호(n(n))을 수신하도록 결합된 입력을 각각 갖고 있는 상기 다수의 가중함수회특징으로하는디지탈 휠터. [청구항 8] 제7항에 있어서,상기 중심지점(52, 56)이 상기 제1지연소자(30)의 입력에 결합된 입력 탭 뒤에 있고 상기 순서의 최종 가산기(66)에 결합된 입력탭 앞에 있는 소정수의 입력탭에 배치되고, 다수의 가산기 중의 한개는 상기 중심지점에 배치되며, 휠터된 상기 디지탈 신호를 수신하도록 결합된 입력과 상기 중심지점에 배치된 상기 가산기의 제2입력에 결합된 출력을 가진 부수적인 가중함수회로(26)을 포함하는 것을특징으로하는디지탈 휠터. [청구항 9] 제1항에 있어서,처리될 상기 디지탈입력신호(x(n))을 수신하기 위한 입력과, 처리된 신호(y(n))을 만드는 출력을 특징으로 하고, 다수의 가산기(32, 42, 52, 46, 36, 66)이 다수의 지연소자(30, 40, 50, 54, 44, 34, 64)의 수가 같게 되고, 다수의 가산기들은 각각 제1 및 제2입력과 출력을 갖고 있으며, 상기 지연소자들의 출력은 각각의 연속가산기들의 제1입력에 결합되고 상기 가산기들의 출력은 각각의 연속 지연소자들의 입력에 결합되며, 선테적인 순서내의 최종가산기(66)의 출력은 상기 휠터의 출력에 결합되고, 상기 중심지점은 가산기(52)를 포함하며, 제1지연소자의 입력과 중심 가산기의 제1입력 사이의 지연소자수는 중심가산기의 출력과 최종가산기의 출력 사이의 지연소자수와 같게 되고 최소한 1이 더 많은 수와 같게 되며, 다수의 탭중의 한개는 제1지연소제(30)의 입력에 결합되고 나머지 탭들은 상기 가산기의 제2입력에 각각 결합되며, 다수의 가중함수회로(20, 22, 24, 26)은 지연소자의 수의 절반보다 1이 더 많은 수와 같게 되고, 각각의 가중함수회로는 입력과 출력을 갖고 있으며, 모든 상기 가중소자들의 입력은 상기 휠터의 입력에 결합되며, 제1가중함수회로의 출력은 중심가산기의 제2입력에 결합되고 다른 가중소자들의 각각의 출력은 최소한 2개의 탭에 결합되고, 2개의 탭들은 각각 중심가산기로부터 떨어진 지연소자 수와 동일하게 되는 것을특징으로하는디지탈 휠터. [청구항 10] 제1항에 있어서,다수의 가중함수회로(20, 22, 24, 26)이 각각, 디지탈 신호(x(n))을 수신하도록 결합된 입력과 제1 및 제2가중 디지탈신호를 만드는 출력을 각각 갖고 있는 제1(76) 및 제2(78)전이기 매트릭스 및 상기 제1전이기 매트릭스의 출력에 결합된 제1입력과, 상기 제2전이기 매트릭스의 출력에 결합된 제2입력과, 가중 디지탈 신호를 만드는 출력을 가진 가산기(70)을 포함하는 것을특징으로하는디지탈 휠터. [청구항 11] 제1항에 있어서,다수의 가중함수회로(20, 22, 24, 26)이 각각, 상기 디지탈 신호(x(n))을 수신하도록 결합된 입력과, 제1제어 전이 디지탈 신호를 만드는 출력과, 전이 제어입력을 가진 제1전이기 매트릭스(76), 제1전이기 매트릭스의 입력에 결합된 입력과, 제2제어전이 디지탈 신호를 만드는 출력과, 전이제어 입력을 가진 제2전이기 매트릭스(78), 상기 전이기 매트릭스의 출력에 결합된 입력과 가중 디지탈 신호를 만드는 출력을 가진 가신기(70)및 전이기 제어신호를 수신하도록 결합된 입력과 상기 전이기 매트릭스의 제어입력에 결합된 다수의 출력을 가진 레지스터(72, 74)를 포함하는 것을특징으로하는디지탈 휠터. [청구항 12] 제11항에 있어서,상기 전이기 매트릭스(76, 78)이 한 비트 위치만큼 상기 디지탈 신호를 제어 가능하게 전이시키기 위한 제1전이기단(82), 2개의 비트 위치만큼 상기 디지탈 신호를 제어 가능하게 전이시키기 위해 상기 제1단과 직렬로 결합된 제2전이기단(84) 및 4개의 비트 위치만큼 상기 디지탈 신호를 제어가능하게 전이시키기 위해 상기 제2단과 직렬로 결합된 제3전이기단(86)을 포함하는 것을특징으로하는디지탈 휠터배열. [청구항 13] 제12항에 있어서,상기 디지탈 신호를 제어가능하게 보상하기 위해 상기 제1단과 직렬로 결합된반전단특징으로하는디지탈 휠터배열.