문맥 (context)
[청구항 1]
적어도 3폐접속된(close-connected)공진터널 트랜지스터를 구비하며,
각각의 공진터널 트랜지스터는 콜렉터와 에미터 사이에 전류가 흐르도록 동작하며, 제1, 제2 또는 제3 치의 3상이한 전압치중 하나의 베이스 전압에 따라서 적어도 제1, 제2 또는 제3치의 3상이한 전류치중 하나를 가지며, 상기 제3전류치는 상기 제1전류치와 제2전류치 사이에 놓여 있고, 상기 제2전압치는 상기 제1전압치와 제3전압치 사이에 놓여 있으며,
상기 공진터널 트랜지스터중 하나의 베이스에 가해지는 상기 제1 내지 제3전압치중 하나의 진폭을 갖는 펄스신호에 따라서 3개의 각각의 공진터널 트랜지스터에 하이치, 로우치 및 대략 하이치와 로우치 사이의 적어도 3상태를 보유하는 것을 특징으로 하는 논리회로
[청구항 2]
제1항에 있어서,상기 베이스에 가해지는 제2전압치는 ex가 상기 공진터널 트랜지스터에 있어서 초격자내의 양자 웰어서의 서브밴드의 에너지 레벨이고 q가 상기 공진터널 트랜지스터의 캐리어의 전하를 나타내는 경우 대략 2·ex/q이고, 상기 제1전압은 2·ex/q보다 작고, 상기 제3전압은 2·ex/q보다 더 큰 것특징으로 하는논리회로.
[청구항 3]
다수의 워드선과 다수의 비트선 사이에 메트릭스 방식으로 접속되는 다수의 메모리셀을 구비하며, 각 메모리셀은 역병렬 접속된 단일게이트와 2개의 직렬질속 게이트를 포함하며 양 공통 접속점은 전달 게이트를 통하여 상기 워드선과 상기 비트선 사이에 작용적으로 접속되며, 각 게이트는 공진터널 트랜지스터와 직렬접속 트랜지스터를 포함하며,
각 공진터널 트랜지스터는 콜렉터와 에미터 사이에 전류가 흐르도록 동작하며, 제1, 제2 또는 제3치의 3상이한 전압치중 하나의 베이스 전압에 따라서 제1, 제2 또는 제3치의 적어도 3상이한 전류치중 하나를 가지며, 상기 제3전류치는 상기 제1전류치와 제2전류치 사이에 놓여 있고 상기 제2전압치는 상기 제1전압치와 제3전압치 사이에 놓여 있으며,
각 메모리셀은 상기 비트선과 워드선 사이에 가해지는 상기 제1내지 제3전압치중 하나의 진폭을 갖는 신호에 따라서 하이치, 로우치 및 대략 상기 하이치와 로우치 사이치를 갖는 적어도 3상태를 보유하는 것을 특징으로 하는 반도체 메모리 장치
[청구항 4]
제3항에 있어서,상기 베이스에 가해지는 제2전압치는 ex가 상기 공진터널 트랜지스터에 있어서, 초격자내의 양자 웰에서의 서브밴드의 에너지 레벨이고 q가 상기 공진터널 트랜지스터의 캐리어의 전하를 나타낼때 대략 2·ex/q이고 상기 제1전압2·ex/q보다 작고, 상기 제3전압은 2·ex/q보다 더 큰 것특징으로 하는반도체 메모리 장치.
[청구항 5]
제4항에 있어서,더우기 다수의 센스증폭기를 더 구비하며, 각각은 역병렬 접속된 단일게이트와 2개의 직렬 접속게이트를 포함하며, 양 공통접속점은 상기 메모리 셀로부터 데이타를 수신하기 위해 상기 비트선에 작용적으로 접속되며, 각 게이트는공진터널트랜지스터와직렬접속저항포함하는것을특징으로 하는반도체 메모리 장치.
[청구항 6]
제5항에 있어서,더우기 다수의 기입증폭기를 더 구비하며, 각각의 증폭기는 역병렬 접속된 단일게이트와 2개의 직렬 접속 게이트를 포함하며, 양 공통 접속점은 상기 메모리셀에 기억될 데이타를 출력하기 위하여 상기 비트선에 작용적으로 접속되며, 각 게이트는공진터널트랜지스터와직렬접속저항포함하는것을특징으로 하는반도체 메모리 장치.
[청구항 7]
공진터널 트랜지스터와 이에 직렬 접속된 저항을 구비하며,
상기 공진터널 트랜지스터는 콜렉터와 에미터 사이에 전류가 흐르도록 동작하며, 제1, 제2 또는 제3치의 3상이한 전압치중 하나의 베이스 전압에 따라서 적어도 제1, 제2 또는 제3치의 3상이한 전류치중 하나를 가지며, 상기 제3전류치는 상기 제1전류치와 제2전류치 사이에 놓여 있고, 상기 제2전압치는 상기 제1전압치와 제3전압치 사이에 놓여 있으며,
논리게이트에 공급되는 상기 제1 내지 제3 전압치중 하나의 진폭을 갖는 신호에 따라서 하이치, 로우치 및 대략 상기 하이치와 로우치 사이치를 갖는 적어도 3상태중 하나를 출력하는 것을 특징으로 하는 논리게이트
[청구항 8]
제7항에 있어서,상기 베이스에 가해지는 상기 제2전압차는 ex가 상기 공진터널 트랜지스터에 있어서 초격자내의 양자 웰에서의 서브밴드의 에너지 레벨이고 q가 상기 공진터널 트랜지스터의 캐리어의 전하를 나타내는 경우 대략 2·ex/q이고, 상기 제1전압은 2·ex/q보다 더 작고, 상기 제3전압은 2·ex/q보다 더 큰 것특징으로 하는논리게이트.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
공진터널 트랜지스터를 포함하는 반도체 메모리 장치에서, 제2전압치가 초격자 내 양자 웰의 서브밴드 에너지 레벨(ex)과 캐리어 전하(q)를 이용하여 대략 2·ex/q로 정의될 때, 제1전압과 제3전압은 각각 어떠한 크기 관계를 갖는가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation제2전압치가 2·ex/q로 정의될 때, 제1전압과 제3전압의 크기 관계를 파악하는 것이 과제이다.
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2정보 추출
information_extraction청구항 2, 4, 8에서 제2전압치, 제1전압, 제3전압의 정의 및 관계를 추출한다.
- 상기 베이스에 가해지는 제2전압치는 ex가 상기 공진터널 트랜지스터에 있어서 초격자내의 양자 웰어서의 서브밴드의 에너지 레벨이고 q가 상기 공진터널 트랜지스터의 캐리어의 전하를 나타내는 경우 대략 2·ex/q이고, 상기 제1전압은 2·ex/q보다 작고, 상기 제3전압은 2·ex/q보다 더 큰 것
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3근거 선택
evidence_selection제1전압과 제3전압의 크기를 직접적으로 명시한 구절을 선택한다.
- 상기 제1전압은 2·ex/q보다 작고, 상기 제3전압은 2·ex/q보다 더 큰 것
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4논리 통합
logical_integration제2전압치가 2·ex/q이므로, 제1전압은 제2전압치보다 작고 제3전압은 제2전압치보다 크다는 관계를 도출한다.
- 상기 제1전압은 2·ex/q보다 작고, 상기 제3전압은 2·ex/q보다 더 큰 것
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5결론 도출
conclusion_formulation제1전압은 2·ex/q보다 작고, 제3전압은 2·ex/q보다 크다.
- 상기 제1전압은 2·ex/q보다 작고, 상기 제3전압은 2·ex/q보다 더 큰 것
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6답변 생성
answer_generation질문에 대한 직접적인 답변을 생성한다.
- 상기 제1전압은 2·ex/q보다 작고, 상기 제3전압은 2·ex/q보다 더 큰 것
최종 답변 (final_answer)
상기 제1전압은 2·ex/q보다 작고, 상기 제3전압은 2·ex/q보다 더 크다.
핵심 해석 (core_interpretation)
공진터널 트랜지스터의 동작을 위해 제2전압치를 양자 웰의 서브밴드 에너지 레벨과 캐리어 전하를 이용한 값(2·ex/q)으로 설정하며, 제1전압과 제3전압은 이 값을 기준으로 각각 작거나 큰 값을 가짐으로써 3상태를 구현한다.