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공유 실리콘 기판에 쌍극성 트랜지스터 및 상보 MOS-트랜지스터를 동시 제조하기 위한 공정 document_id 1019860010802

출원번호
1019860010802
분류
전기(H섹션)
문맥 (context)
[청구항 1] p―채널 트랜지스터를 수용하기 위해 n―도우프된 구역이 p―도우프된 시리콘 기판에 만들어져 있고, 절연된 npn―쌍극성 트랜지스터가 쌍극성 트랜지스터의 코렉터를 형성하는 n―도우프된 구역에 위치하고 있으며, n―도우프된 구역이 쌍극성 트랜지스터 구역에서 깊게 뻗어있는 콜렉터터미널에 의해 연결되어 있는 매입된 n + ―도우프된 구역을 덮고 있는 공유실리콘 기판위에 쌍극성 트랜지스터 및 상보 mos(cmos)―트랜지스터를 동시에 제조하기위한 공정이 a) 남아있는 구역의 앞선 마스킹후, n―도우핑이온을 주입함으로서 p―도우프된 기판에 매입된 n + ―도우프된 구역을 만드는 단계 b) 전체표면 위에 p―도우프된 또는 n―도우프된 에피택셜층 을 가하는 단계 c) 실리콘 질화물층과 실리콘 산화물 층으로 이루어진 이중층을 가하고, 포토레지스트 마스크를 사용해 다음 국부산화(locos)단계를 위해 실리콘 질화물층을 적적히 구조화하는 단계 d) 단계 c)에서 사용된 포토레지스트 마스크를 제거한 후 산화마스크로서 실리콘 질화물 구조를 사용하는 국부산화에 의해 기판에 능동 트랜지스터 구역을 분리시키는데 필요한 필드 산화물구역을 만드는 단계 e) n― 및 p―도우핑 이온을 주입함으로써 기판에 n―도우프된 구역 및 p― 도우프된 구역을 만들고, n―도우핑 이온을 사용하는 깊은 주입 및 계속해서 일어나는 확산에 의해 쌍극성 트랜지스터의 깊게 뻗어 있는 콜렉터 터미널에 필요한 구역을 만드는 단계 f) 질화물/산화물 마스크를 제거하는 단계 g) 폴리실리콘 및 금속규화물로된 붕소 도우프된 층이나 폴리실리콘 및 금속규화물로 된 이중층을 전체표면 위에 용착시키는 단계 h) 전체표면 위에 제1절연층을 용착시키는 단계 i) 포토레지스트 기술을 사용해, 쌍극성 트랜지스터의 베이스 구역과 p―채널 트랜지스터의 소오스 및 드레인 구역을 한정해주는 수직 측벽을 가진 구조를 형성하기 위해 에칭되지 않은 영역에서 기판의 표면이 드러나게 될 때까지 드라이 에칭 절차로 붕소―도우프된 층 및 제1절연층을 구조화하는 단계 j) 포토레지스트 기술을 사용해, 붕소이온 주입으로 상기 쌍극성 트랜지스터에 대한 능동 베이스구역을 만드는 단계 k) p + ―도전층 및 제1절연층으로부터 구조의 가장자리에 대한 양호한 커터링을 제공하는 제2절연층을 전체표면 위에 용착시키는 단계 l) p + ―도전층 구조의 측벽에서 제2절연층으로부터 측면절연스트립을 제공하기 위해 비등방성 에칭을 수행하는 단계 m) 폴리시리콘 및 금속규화물로 된 n + ―도전층이나 폴리실리콘 및 금속규화물로 된 이중층을 전체표면위에 용착시키는 단계 n) 포토레지스트 기술을 사용해, n―채널 트랜지스터의 소오스 및 드레인 터미널과 쌍극성 트랜지스터의 에미터 및 콜렉터 터미널이 기판에 형성되도록 n + ―도전층을 구조화하는 단계 o) 고온처리를 수행함으로서, 폴리실리콘이나 규화물이 없는 표면에는 도우핑에 따라 두께가 변화되는 산화물층이 제공되고, mos―트랜지스터의 소오스 및 드레인구역과 쌍극성 트랜지스터의 베이스 및 에미터구역이 p + ― 및 n + ―도전구조로부터의 확산에 의해 형성되는 단계 p) mos―트랜지스터의 게이트구역에서 산화물층을 에칭하는 단계(이 경우, p + ― 및 n + ―도전구조의 측벽에 자리잡고 있는 산화물 스트립의 두께는 mos―트랜지스터의 게이트 길이에 따라 설정된다) q) mos―트랜지스터의 게이트 산화물 층을 용착하는 단계(예를들면, 적층 성장에 의해) r) 전체표면 위에 붕소이온을 사용해 채널 주입을 수행하는 단계 s) mos―트랜지스터의 각 게이트 전극을 용착시키고, 도우핑시키며, 구조화하는 단계 t) 절연 산화물층으로 사용되는 중간층을 만들고, 능동트랜지스터 구역의 p + ― 및 n + ―도전구조에 의해 형성된 터미널에 접촉구멍을 만들고, 상기 터미널의 접촉부에 대해 금속화를 수행하는 단계로 이루어져 있는 것을 특징으로 하는 공정 [청구항 2] 제1항에 있어서,2층이 단계 h)와 k)의절연층사용되는것을특징으로 하는공정. [청구항 3] 제1항에 또는 제2항에 있어서,농도의 비소가 n+―도전층의 도우핑제로 사용되고, 도우핑은 단계 m)의용착기간동안이루어지는것을특징으로 하는공정. [청구항 4] 제1항 내지 제3항중 어느 한항에 있어서,단계m)과 단계 n) 사이에서, 포토레지스트층이 용착된후 n―채널 트랜지스터 근처에서인이온주입수행되는것을특징으로 하는공정. [청구항 6] 제5항에 있어서,고온처리가 높은압력수행되는것을특징으로 하는공정.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
공유 실리콘 기판 상에서 쌍극성 트랜지스터와 상보 MOS-트랜지스터를 제조하는 공정 중, n+ 도전층을 구조화하여 n-채널 트랜지스터의 소오스 및 드레인 터미널과 쌍극성 트랜지스터의 에미터 및 콜렉터 터미널을 형성하기 위해 수행되는 단계는 무엇인가?
추론 과정 (compact_reasoning)
  1. 1과제 해석task_interpretation

    질문은 n+ 도전층을 구조화하여 n-채널 트랜지스터의 소오스/드레인 및 쌍극성 트랜지스터의 에미터/콜렉터 터미널을 형성하는 특정 공정 단계를 찾는 것이다.

  2. 2정보 추출information_extraction

    청구항 1의 공정 단계 중 n+ 도전층의 구조화와 터미널 형성에 관한 내용을 추출한다.

    • n) 포토레지스트 기술을 사용해, n―채널 트랜지스터의 소오스 및 드레인 터미널과 쌍극성 트랜지스터의 에미터 및 콜렉터 터미널이 기판에 형성되도록 n + ―도전층을 구조화하는 단계
    • m) 폴리시리콘 및 금속규화물로 된 n + ―도전층이나 폴리실리콘 및 금속규화물로 된 이중층을 전체표면위에 용착시키는 단계
  3. 3근거 선택evidence_selection

    질문에서 요구하는 조건(n+ 도전층 구조화, 특정 터미널 형성)과 일치하는 단계 n)을 선택한다.

    • n) 포토레지스트 기술을 사용해, n―채널 트랜지스터의 소오스 및 드레인 터미널과 쌍극성 트랜지스터의 에미터 및 콜렉터 터미널이 기판에 형성되도록 n + ―도전층을 구조화하는 단계
  4. 4논리 통합logical_integration

    단계 m)에서 n+ 도전층을 용착한 후, 단계 n)에서 포토레지스트 기술을 사용하여 해당 층을 구조화함으로써 원하는 터미널들을 형성함을 확인한다.

    • m) 폴리시리콘 및 금속규화물로 된 n + ―도전층이나 폴리실리콘 및 금속규화물로 된 이중층을 전체표면위에 용착시키는 단계
    • n) 포토레지스트 기술을 사용해, n―채널 트랜지스터의 소오스 및 드레인 터미널과 쌍극성 트랜지스터의 에미터 및 콜렉터 터미널이 기판에 형성되도록 n + ―도전층을 구조화하는 단계
  5. 5결론 도출conclusion_formulation

    질문에 대한 직접적인 답은 단계 n)의 내용이다.

    • n) 포토레지스트 기술을 사용해, n―채널 트랜지스터의 소오스 및 드레인 터미널과 쌍극성 트랜지스터의 에미터 및 콜렉터 터미널이 기판에 형성되도록 n + ―도전층을 구조화하는 단계
  6. 6답변 생성answer_generation

    추출된 텍스트를 바탕으로 최종 답변을 작성한다.

    • n) 포토레지스트 기술을 사용해, n―채널 트랜지스터의 소오스 및 드레인 터미널과 쌍극성 트랜지스터의 에미터 및 콜렉터 터미널이 기판에 형성되도록 n + ―도전층을 구조화하는 단계
최종 답변 (final_answer)
n) 포토레지스트 기술을 사용해, n―채널 트랜지스터의 소오스 및 드레인 터미널과 쌍극성 트랜지스터의 에미터 및 콜렉터 터미널이 기판에 형성되도록 n + ―도전층을 구조화하는 단계
핵심 해석 (core_interpretation)
본 발명은 공유 실리콘 기판 위에서 n+ 도전층을 포토레지스트 기술로 구조화함으로써, CMOS의 n-채널 트랜지스터 터미널과 쌍극성 트랜지스터의 터미널을 동시에 형성하는 공정 기술을 다룬다.