공유 기판 위에 쌍극성 트랜지스터와 상보 MOS 트랜지스터를 제조하기 위한 공정 document_id 1019860010803

[청구항 1] 공유실리콘 기판위에 쌍극성 트랜지스터와 상보 mos (cmos) 트랜지스터의 동시제조를 위한 공정, 이에 공지된 공정단계들이 n도우프 내지 p도우프된 지역의 제조를 위해 사용되고, 이중 폴리실리콘 기술이 사용되며, 공지된 공정단계들 n 이도우프된 지역에서 절연된형으로 배열된 npn―쌍극성 트랜지스터의 제조를 위해 사용되고 있으며, 그중 a) 쌍극성 트랜지스터의 베이스 터미널의 접촉을 돕는 폴리실리콘층의 제조에 앞서, cmos 트랜지스터의 능동구역은 베이스 접촉층구조를 형성하기 위한 폴리실리콘의 후속적인 구조화동안 부식중지층으로 적합한 두께에서 보호 산화물층으로 덮혀지고 b) 폴리실리콘 혹은 폴리실리콘과 규화물의 이중층으로 이루어진 게이트 전극물질은 두단계로 가해지고, 인 도우핑이 제1단계후 수행되며, 이 첫 번째 도우핑층과 밑에 있는 게이트 산화물층이 제2단계에서 폴리실리콘의 적용에 앞서 쌍극성 트랜지스터 구역으로부터 제거되고 c) cmos―트랜지스터의 게이트전극과 쌍극성 트랜지스터의 에미터 및 콜렉터 접촉부는 n채널 mos 트랜지스터의 얇게 도우프된 소오스 및 드레인 터미널구역을 제조하기 위해 이온주입마스크로 사용된 포토레지스트마스크를 사용하여 가해진 전극물질을 구조화함으로서 제조되는 것을 특징으로 하는 공정 [청구항 2] 공유실리콘 기판위에 쌍극성 트랜지스터와 상보 mos 트랜지스터의 동시제조를 위한 공정중, n도우프된 구역이 p채널트랜지스터를 공급하기 위한 p도우프된 실리콘 기판에서 형성되고, 절연된 npn 쌍극성 트랜지스터가 상기 n도우프된 구역에서 배열되고, n도우프된 구역은 쌍극성 트랜지스터의 콜렉터를 형성하고 그리고 깊게 도달된 콜렉터 터미널에 의해 쌍극성 트랜지스터에 연결된 매입 n ＋ 도우프된 구역을 덮는 공정이 a) 나머지 지역의 앞서 마스킹후 n도우핑 이온주입에 의해 p도우프된 기판에서 매입 n ＋ 도우프된 구역을 제조하는 단계 b) 전표면위에 p 혹은 n 도우프된 에피택셜층 을 가하는 단계 c) 실리콘 산화물과 실리콘 질화물층으로 구성된 이중층을 가하고, 후속되는 국부산화(locos) 단계를 위한 마스킹 구조를 형성하기 위해 포토레지스트층을 사용하여 실리콘 질화물층을 구조화하는 단계 d) 산화 마스크를 형성하는 실리콘 질화물을 구조화하기 위해 사용된 포토레지스트 마스크의 제거후 국부산화에 의해 기판에서 능동트랜지스터 구역을 제조하는 단계 e) n도우핑 내지 p도우핑 이온주입에 의해 기판에서 n도우프된 구역과 p도우프된 구역을 만들고, n도우핑 이온의 확산 및 깊은 주입에 의해 쌍극성 트랜지스터의 깊게 도달하는 콜렉터구역을 위해 필요한 구역을 제조하는 단계 f) 질화물／산화물 마스크를 제거하는 단계 g) 베이스 접촉층구조를 형성하기 위해 후속적 구조화동안 부식중지층으로서 적당한 두께로 전표면위에 제1절연층을 제조하는 단계 h) 포토레지스트 마스크를 사용하여, 베이스구역과 에미터 구역으로 되어 있는 쌍극성 트랜지스터 구역에서 상기 제1절연층을 부식하는 단계 i) 포토레지스트마스크의 제거후, 전표면위에 폴리실리콘, 금속규화물 혹은 폴리실리콘과 금속규화물의 이중층으로 구성된 p + －도전층을 용착하는 단계 j) 전표면위에 제2절연층을 용착하는 단계 k) 포토레지스트 마스크를 사용하여, 기판표면이 노출될때까지 상기 p ＋ 도전층과 제2절연층을 구조화하고, 쌍극성 트랜지스터의 베이스구역을 한정하는 수직측벽으로 된 구조를 만들기 위해 드라이 에칭절차를 사용하는 단계 l) 포토레지스트층으로 나머지 구역의 마스크 수행후 붕소이온 주입에 의해 쌍극성 트랜지스터의 능동베이스구역을 제조하는 단계 m) 포토레지스트마스크의 제거후, 전표면위에 제2절연층과 p ＋ 도전층으로부터 형성된 구조를 위해 좋은 가장자리 덮개를 제공하는 제3절연층을 용착하는 단계 n) 쌍극성 트랜지스터의 콜렉터구역과 mos 트랜지스터의 능동구역에서 기판표면을 부식하고, p ＋ 도전층 구조의 측벽을 덮는 제3절연층으로부터 측벽절연스트립을 만들기 위한 비등방성 에칭을 수행하는 단계 o) mos 트랜지스터를 위한 게이트 절연층을 가하는 단계 p) 150nm 이하의 두께로 전표면위에 제1폴리실리콘층을 용착하고, 인으로 상기층을 도우핑하는 단계 q) 포토레지스트마스크를 사용하여, 실리콘기판의 표면이 에미터와 콜렉터구역에서 노출되어지는 방법으로 폴리실리콘층과 밑에있는 게이트 절연층을 구조화하고 포토레지스트 마스크를 제거하는 단계 r) 100 내지 300nm의 두께로 전표면위에 제2실리콘층을 용착하는 단계 s) 포토레지스트 마스크를 사용하여, mos 트랜지스터의 게이트전극과 쌍극성트랜지스터의 콜렉터 및 에미터 접촉구역을 만들기 위해 제1과 제2폴리실리콘층을 구조화하는 단계 t) n채널 mos 트랜지스터의 소오스와 드레인 단자구역을 형성하기 위해 인이온을 주입하고, 단계 s)에서 구조화를 위해 사용했던 포토레지스트 마스크를 제거하는 단계 u) 포토레지스트 마스크를 사용하여, n채널트랜지스터의 소오스 및 드레인구역을 만들고 쌍극성 트랜지스터의 에미터 및 콜렉터구역을 도우프하기 위해 비소이온을 주입하는 단계 v) 포토레지스트마스크를 사용하여, p채널 트랜지스터의 소오스 및 드레인 구역을 제조하기 위해 붕소이온을 주입하는 단계 w) 절연산화물층으로서 중간층을 제조하는 단계 x) n채널트랜지스터의 소오스 및 드레인 구역과 쌍극성 트랜지스터의 에미터 및 콜렉터 구역에 비소를 확산시키고, p채널 트랜지스터의 소오스 및 드레인 구역과 쌍극성 트랜지스터의 베이스 접촉구역에 붕소를 확산시키기 위해 900℃에서 배열의 고온처리를 수행하는 단계 그리고y) 능동트랜지스터 구역의 p ＋ 및 n ＋ 도전터미널에 상기 중간층을 통해 접촉구멍을 열고, 상기단자를 접촉하기 위한 금속화를 수행하는 단계 를 특징으로 하는 공정 [청구항 3] 제2항에 있어서,공정단계l)이 포토레지스트 마스크를 사용함없이수행되는것을특징으로 하는공정. [청구항 4] 제2항 또는 제3항에 있어서,공정단계t)와 u) 사이에서 mos 트랜지스터 게이트전극의 측벽, 콜렉터접촉부 및 에미터 접촉부의 측벽과 제3절연층에 의해 덮혀진 베이스 접촉부를 형성하는 p＋도전층구조의 측벽이 추가적으로 만들어진 sio2층있다는것을특징으로 하는공정. [청구항 5] 제2항 내지 제4항중 어느 한항에 있어서,단계y)에서 금속화를 수행하기에 앞서, 쌍극성 트랜지스터의 베이스터 미널구역을 제외하고 트랜지스터의 모든 능동구역의 접촉이 규화물을 형성하는 금속 혹은 금속 규화물의 선택적인 용착에 의해금속도전층제공되어있다는것을특징으로 하는공정. [청구항 6] 제2항 내지 제5항중 어느 한항에 있어서,공정단계c) 이후, 실리콘 에칭이 평면표면을 얻기위해 더늦은필드산화물구역의위치수행되는것을특징으로 하는공정. [청구항 8] 제2항 내지 제7항중 어느 한항에 있어서,공정단계d) ) 혹은 유전체물질로 부식된 트랜치의 채움)에 앞서, 채널스토퍼 구역이 붕소이온 주입에 의해필드산화물구역아래지는것을특징으로 하는공정. [청구항 10] 1항 내지 9항중 어느 한항에 따른 공정에 의해 제조된 쌍극성 트랜지스터와 상보 mos 트랜지스터를 갖는 집적된 회로