다이나믹 반도체 메모리용 3차원적 1- 트랜지스터 셀 배열과 그 제조 공정 document_id 1019870001147

[청구항 2] 제 1 항에 있어서,상기 캐패시터가 기저 혹은 기저의 상기 영역에 형성된 트랜치 캐패시터의 형태를 하고있는 것을 특징으로 하는 3차원적트랜지스터 셀배열. [청구항 3] 제 1 항에 있어서,상기 캐패시터가 상기 금속기저 혹은 기저의 상기 영역의 표면위에 평면 형식으로 형성되는 것을 특징으로 하는 3차원적트랜지스터 셀배열. [청구항 4] 제 1 항에 있어서,상기 기저 혹은 기저의 상기 영역이 텅스텐, 몰리브덴, 티탄, 탄탈등의 높을 용융점을 갖는 금속 혹은 이것들의 규화물로 이루어지는 것을 특징으로 하는 3차원적트랜지스터 셀배열. [청구항 5] 제 1 항에 있어서,상기 기저가 금속적 도전성을 나타낼때 까지 도우핑된 규소결정 웨이퍼로 이루어지는 것을 특징으로 하는 3차원적트랜지스터 셀배열. [청구항 6] 제 1 항에 있어서,상기 기저가 높은 용융점을 갖는 금속 혹은 금속 규화물의 층이 제공된 규소결정 웨이퍼로 이루어지는 것을 특징으로 하는 3 차원적트랜지스터 셀배열. [청구항 7] 제 1 항에 있어서,상기 캐패시터의 절연 유전층이 높은 유전율과 높은 차단 전계강도를 갖는 물질로 이루어지는 것을 특징으로 하는 3차원적트랜지스터 셀배열. [청구항 8] 제 7 항에 있어서,상기 캐패시터의 절연 유전층이 기저물질의 산화물 혹은 질화물로써 이루어지는 것을 특징으로 하는 3차원적트랜지스터 셀배열. [청구항 9] 제 1 항에 있어서,상기 트랜지스터의 소오스 혹은 드레인 지역에 연결되어 있는 상기 캐패시터의 전극이 금속ㆍ금속규화물 혹은 고도로 도우핑될 규소로 이루어지는 것을 특징으로하는 3차원적트랜지스터 셀배열. [청구항 10] 제 1 항에 있어서,상기 전기적 전도지역이 금속, 금속규화물 혹은 도우핑된 다결정 규소의 용착에 의해 중간절연층에 생성되는 것을 특징으로 하는 3차원적트랜지스터 셀배열. [청구항 11] 제 10 항에 있어서,상기 절연층이 sio2로 이루어지는 것을 특징으로 하는 3차원적트랜지스터 셀배열. [청구항 12] (a) 금속 혹은 금속적 전도성의 기저에, 혹은 기저에 놓여지는 금속 혹은 금속적 전도층에 저장용 캐패시터의 면적에 상응하는 면적으로 트렌치를 제작하는 단계 (b) 기저 혹은 상기 층의 전 표면을 산화하거나 그 위에 절연층을 용착시킴으로써, 캐패시터의 유전체로써 사용될 수 있는 절연층을 제작하는 단계 (c) 트렌치가 완전히 채워질때까지 전 표면 위에 전도층을 용착시키는 단계 (d) 상기 중간 절연층으로써 사용할 수 있도록 층의 전 표면에 유전물질을 용착시키는 단계 (e) 캐패시터 전극들을 형성하는 채워진 트렌치에 연결되도록 상기 중간 절연층에 접촉구멍들을 형성하는 단계 (f) 접촉구멍들을 전기적 전도물질로 채우는 단계 (g) 용착기간 중에 혹은 그후의 채널형태에 따라 알맞은 곳에 도우핑된 다결정 혹은 비결정 규소층으로 전 표면을 용착시키고, 이 층을 다결정 상태로 전환시키는 단계 (h) 서로 고립된 전계효과 트랜지스터를 공지된 방법으로 상기 규소 층에 제작하는 단계 (i) 상기 트랜지스터의 소오스 및 드레인지역을 형성한 후에 도우핑 물질을 도입함으로써, 아직은 비트라인과 접촉되어 있지 않은 전계효과 트랜지스터의 소오스 및 드레인지역 중의 하나와 캐패시터 사이를 전도적으로 접촉시키는 단계로 이루어진, 제 1 항의 3차원적 1-트랜지스터 셀의 제조공정 [청구항 13] 제 12 항에 있어서,단계(h)에서 전계효과 트랜지스터를 서로 고립시키는 지역을 생성한 후에, 상기 단결정 규소층에 반대되는 전도형태의 도우핑제를 단계(f)에서 접촉구멍을 채움으로써 만들어진 전도적 연결에 의해 형성된 접촉부위에 그리고 인접 저장셀의 계속해서 만들어진 워어드라인 아래에 자리잡고 있는층의영역도입하는것을특징으로 하는공정. [청구항 14] 단계(a)에서 단계(e)까지를 대신하여 (a 1 ) 상기 기저 혹은 기저에 덧붙여진 금속적 전도층의 전 표면을 산화시킴으로써, 저장 캐패시터를 위한 유전체에 사용될 절연층을 생성하는 단계 (b 1 ) 전 표면 위에 전도층을 용착시키는 단계 (c 1 ) 저장용 캐패시터에 필요한 면적에 따라 이 층을 제작하는 단계 (d 1 ) 표면을 평면화하며 중간 절연층으로써 사용될 층을 전 표면 위에 용착시키는 단계 (e 1 ) 제작된 전도층의 영역에 도달될 접촉구멍을 이 층에 도입하는 단계가 수행되는 것을 특징으로 하는, 제 12 항에 청구된 것과 같은 3차원적 1-트랜지스터 셀 배열의 제조공정 [청구항 15] 제 14 항에 있어서,단계(d1)에서 붕인산유리층용착되는것을특징으로 하는공정. [청구항 16] 제 12 항 또는 제 14 항에 있어서,단계(a)에서 단계 (e), 혹은 단계(a1)에서 단계(e1), 그리고 단계(f)와 단계(g) 이후에 단계(b)에서의 전계효과 트랜지스터의 형성을 위해,(k) 활성 트랜지스터 지역을 분리시키기 위해 단결정 규소층에 전계 산화지역을 생성하는 단계 :(l) 게이트 산화를 실행하는 단계 :(m) 게이트 전극의 용착과 제작 단계 :(n) 약하게 도우프된 드레인 지역을 형성하기 위해 n-ㅡ혹은 p-ㅡ이온 주입단계를 수행하는 단계 :(o) 게이트 전극을 위한 산화측면을 형성하기 위해 통상적 sio2 용착과 에칭 백(etching back)을 수행하는 단계 :(p) 적어도 두 단계에 의해 소오스 및 드레인 지역이 n- 혹은 p- 도우핑 이온의 주입에 의해 만들어지는데 첫 단계에서 평평한 이온주입이 수행되고, 두번재 단계에서는 비트라인 단자를 위한 지역을 마스킹한 후에, 마스킹 안된 지역과 캐패시터 사이에 전도적 연결을 생성하기 위해 깊은 주입단계 혹은 단계들이 수행되는 단계 :(q) 중간 산화물로서 sio2를 전 표면에 용착시키는 단계 :(r) 비트라인을 위한 지대에 접촉구멍을 형성하고, 필요한 금속화를 수행하는단계수행되는것을특징으로 하는공정. [청구항 17] 제 12 항 또는 제 14 항에 있어서,등방 건조 에칭에 의해, 바람직하게는 반응성이온 에칭을 사용해 모든 트렌치(2,6)과접촉구멍형성되는것을특징으로 하는공정.