직렬/병렬 변환기용 레벨시프팅 회로 document_id 1019870001173

[청구항 1] 접지 전압 콘덕터의 접지 전압과 제 1 공급전압 콘덕터의 포지티브 제 1 공급전압 사이에 있는 ttl논리레벨을 갖는 제 1 신호를 접지전압과 제 2 공급전압 콘덕터의 네가티브 제 2 공급전압 사이에 있는 ecl 논리레벨을 갖는 대응 상보 제 2 및 제 3 신호로 변환하기 위한 집적레벨 시프팅 회로에 있어서, (a) 정전류를 공급하는 수단 (b) 제 1 공급전압 콘덕터에 접속되는 정전류발생수단에 접속되는 에미터 및 제 1 전압 기준콘덕터에 접속되는 베이스를 갖는 제 1 래터럴 pnp 트랜지스터 (c) 제 1 래터럴 pnp트랜지스터의 에미터에 접속되는 에미터 및 제 1 신호를 수신하기 위하여 접속된 베이스를 갖는 제 2 래터럴 pnp 트랜지스터 (d) 제 1 래터럴 pnp 트랜지스터의 콜렉터에 접속된 양극과 제 2 공급전압 콘덕터에 접속된 음극을 갖는 제 1 다이오드 및 제 2 래터럴 pnp트랜지스터의 콜렉터에 접속된 양극과 제 2 공급전압 콘덕터에 접속된 음극을 갖는 제 2 다이오드 (e) 접지전압 콘덕터에 접속된 에미터와 제 1 다이오드의 양극에 접속된 베이스를 갖는 제 1 npn 전류미러 트랜지스터 및 제 2 공급전압 콘덕터에 접속된 에미터와 제 2 다이오드의 양극에 접속된 베이스를 갖는 제 2 npn 전류미러 트랜지스터 (f) 접지전압 콘덕터와 제 1 npn전류 미러 트랜지스터으ㅢ 콜렉터 사이에 접속되는 제 1 풀-업 부하회로 수단 및 접지전압 콘덕터와 제 2 npn전류 미러 트랜지스터의 콜렉터 사이에 접속되는 제 2 풀-업 부하회로 수단; 및 (g) 제 1 출력 콘덕터에 제 2 신호를 발생하기 위하여 제 1 npn전류 미러 트랜지스터의 콜렉터를 제 1 출력 콘덕터에 접속하기 위한 제 1 접속수단 및 제 2 출력 콘덕터에 제 3 신호를 발생하기 위하여 제 2 npn전류 미러 트랜지스터의 콜렉터를 제 2 출력 콘덕터에 접속하기 위한 제 2 접속수단으로 구성되는 것을 특징으로 하는 집적레벨 시프팅 회로 [청구항 2] 제 1 항에 있어서,제 1 접속수단은 제 1 npn전류 미러 트랜지스터의 콜렉터에 접속되는 베이스와 제 1 출력 콘덕터에 접속되는 데미터를 갖는 제 1 npn에미터 폴로위 트랜지스터로 구성되는 제 1 에미터 폴로워를 포함하며, 제 2 접속수단은 제 2 npn전류 미러 트랜지스터의 콜렉터에 접속되는 베이스와 제 2 출력 콘덕터에 접속되는 에미터를 갖는 제 2 npn 에미터 폴로워 트랜지스터로 구성되는제2에미터폴로워포함하는것을특징으로 하는집적레벨 시프팅 회로. [청구항 3] 제 2 항에 있어서,전류 미러 트랜지스터의 베이스에 접속되는 베이스, 제 2 공급전압 콘덕터에 접속되는 에미터 및 제 1 npn 에미터 폴로워 트랜지스터의 에미터에 접속되는 콜렉터를 갖는 제 3 npn 전류 미러 트랜지스터를 포함하며 또한 제 2 npn 전류 미러 트랜지스터의 베이스에 접속되는 베이스, 제 2 공급전압 콘덕터에 접속되는 에미터 및 제 2 npn에미터 폴로워 트랜지스터의 에미터에 접속되는 콜렉터를 갖는 제 4 npn전류 미러 트랜지스터포함하는것을특징으로 하는집적레벨 시프팅 회로. [청구항 4] 제 1 논리레벨 세트를 갖는 제 1 신호를 제 2 논리레벨 세트를 갖는 제 2 신호로 변환하기 위한 직접레벨 시프팅 회로에 있어서, (a) 정전류를 공급하기 위한 수단 (b) 제 1 공급전압 콘덕터에 접속되는 정전류 생성수단에 접속된 에미터 및 제 1 전압 기준 콘덕터에 접속된 베이스를 갖는 제 1 래터럴 pnp 트랜지스터 (c) 제 1 래터럴 pnp 트랜지스터의 에미터에 접속된 및 제 1 신호를 수신하기 위하여 접속된 베이스를 갖는 제 2 래터럴 pnp 트랜지스터 (d) 제 1 및 제 2 래터럴 1 npn 트랜지스터의 어느 하나의 콜렉터에 접속된 양극 및 제 2 공급전압 콘덕터에 접속된 음극을 갖는 제 1 다이오드 (e) 제 2 공급전압 콘덕터에 접속된 에미터 및 제 1 다이오드의 양극에 접속된 베이스를 갖는 제 i 전류 미터 트랜지스터 (f) 제 1 npn전류 미러 트랜지스터의 콜렉터에 접속된 제 1 풀-업 부하회로 수단; 및 (g) 제 1 출력 콘덕터에 제 2 신호를 발생하기 위하여 제 1 npn전류 미터 트랜지스터의 콜렉터를 제 1 출력 콘덕터에 접속하기 위한 제 1 접속수단으로 구성되는 것을 특징으로 하는 집적레벨 시프팅 회로 [청구항 5] 아날로그 신호를 나타내는 일련의 고속 연속 직렬 데이타 펄스를 재구성된 아날로그 신호로 변환하기 위한 회로에 있어서, (a) n디지탈 입력 및 재구성된 아날로그 신호가 나타나는 출력을 갖는 n비트 디지탈/아날로그 변환기 회로 (b) 각각이 입력을 가지며, 또한 각각이 디지탈/아날로그 변환기 회로의 대응 디지탈 입력에 접속되는 출력을 갖는 n래치회로 (c) 각각이 입력을 가지며 또한 각각이 래치회로의 각 어느 하나의 대응입력에 접속되는 출력을 갖는 n마스터-슬레이브 비트회로를 포함하는 n비트 시프트 레지스터 (d) 일련의 데이타 펄스를 n비트 시프트 레지스터를 통하여 전진시키기 위하여 연속적으로 마스터-슬레이브 비트회로를 클록킹하기 위한 연속 클럭신호에 응하는 수단 (e) 일련의 데이타 펄스를 콜럭신호의 반주기만큼 지연시키기 위하여 슬레이브 비트회로의 첫번째 것의 입력에 접속되는 출력을 가지며, 일련의 데이타 펄스에 응하는 입력을 갖는 지연회로 수단; 및 (f) 래치회로가 클럭신호의 n번째 펄스마다 n비트 시프트 레지스터 비트회로의 슬레이브 스테이지에 기억된 데이타를 수신하기 위한 수단으로 구성되는 것을 특징으로 하는 회로 [청구항 6] 제 5 항에 있어서,클럭신호를 수신하고 서로 논리적 상보인 ecl논리레벨을 갖는 제 1 및 제 2 내부클럭신호를 발생하며 이들을 n비트 시프트 레지스터를 통하여 데이타 펄스를 시프트하기 위하여 n비트, 시프트 레지스터의 마스터-슬레이브 비트회로에 인가하기 위한 ttl/ecl레벨 시프팅회로에 있어서, 레벨 시프팅 회로는 제 1 및 제 2 에미터 결합 래터럴 pnp 트랜지스터를 포함하는 차동 입력 스테이지를 포함하며, 제 1 래터럴 pnp트랜지스터의 베이스는 기준전압에 접속되고 제 2 래터럴 pnp트랜지스터의 베이스는 일련의 데이타 펄스를 수신하고 제 1 및 제 2 래터럴 pnp트랜지스터의 에미터는 정전류원에 접속되며 제 1 및 제 2 래터럴 pnp 트랜지스터의 콜렉터는 이들의 음극은 네가티브 공급전압 콘덕터에 접속되는 제 1 및 제 2 다이오드의 양극에 접속되고, 제 1 다이오드의 양극은 베이스가 제 1풀-업 저항에 접속되는 제 1 에미터 폴로워 트랜지스터의 베이스 및 에미터에 각각 콜렉터가 접속되는 제 1 및 제 2 전류 미러 트랜지스터의 베이스에 접속되며, 제 2 다이오드의 양극은 제 3 및 제 4 전류 미러 트랜지스터의 베이스에 접속되고, 이들의 콜렉터는 제 2 에미터 폴로워 트랜지스터의 베이스 및 에미터에 각각 접속되며, 제 2 에미터 폴로워 트랜지스터의 베이스는 제 2 풀-업 저항에 접속되고, 제 1 및 제 2 에미터 폴로워 트랜지스터의 에미터는 각각 제 1및제2내부클럭신호발생하는것을특징으로 하는회로. [청구항 7] 제 6 항에 있어서,지연회로는 제 1, 제 2 에미터 결합 npn 트랜지스터 및 제 3, 제 4 에미터 결합 npn 트랜지스터를 포함하며, 제 1 및 제 2 에미터 결합 트랜지스터의 에미터는 제 1 논리 상보 내부 클럭신호를 수신하기 위해 접속된 베이스를 갖고 있는 제 1 npn게이팅 트랜지스터에 접속되며, 제 3 및 제 4 npn에미터 결합 트랜지스터의 에미터는 내부 클럭신호를 수신하기 위해 접속된 베이스를 갖는 제 2 npn게이팅 트랜지스터에 접속되고, 제 1 및 제 2 게이팅 트랜지스터의 에미터는 정전류원에 접속되며, 제 1 및 제 2 에미터 결합 npn트랜지스터의 베이스는 내부 데이타 및 데이타 상보신호에 각각 접속되고, 제 1 및 제 3 npn어메터 결합 트랜지스터의 클렉터는 제 1 부하저항에 접속되며, 제 2 및 제 4 에미터 결합 npn 트랜지스터의 콜렉터는 제 2 부하 저항에 접속되고, 제 3 및 제 4 에미터 결합 npn트랜지터의 베이스 및 콜렉터는 크로스 결합되며, 제 1 및 제 2 에미터 결합 npn트랜지스터의 콜렉터는 제 1 마스터-슬레이브시프트 레지스터비트의입력접속되는것을특징으로 하는회로. [청구항 8] 제 6 항에 있어서,래치회로는 디지탈 접지 콘덕터에 접속된 한쌍의 부하저항을 포함하며, 지연회로의 부하저항 및 n비트 시프트 레지스터의 부하저항은 디지탈 접지 콘덕터에 접속된 양극을 갖는 레벨시프팅 다이오드의 음극에 연결되고, 각 마스터 슬레이브 비트회로의 슬레이브 스테이지의 출력은 에미터 플로워를 경유하지 않고직접래치회로의입력접속되는것을특징으로 하는회로. [청구항 9] 제 8 항에 있어서,래치 인에이블링(enabling) 수단은 클럭신호의 클럭펄스의 지속시간과 대략 동일 한 클럭신호의 n번째 펄스마다의 네가티브-고잉 에지후의소정양의 시간인 지속시간의 인에이블 펄스를 발생하는 래치 인에이블 제어회로를 포함하며, 또한 그 회로는 래치 인에이블 제어신호를 수신하고 n마스터 슬레이브 회로의 슬레이브 스테이지에서의 데이타가 n번째 클럭 펄스마다 안정되어 있는 동안 발생하는 래치 인에이블 신호를 발생하기 위하여 클럭 레벨 시프팅 회로에 응하는 래치 인에이블펄스발생회로포함하는것을특징으로 하는회로. [청구항 10] 제 9 항에 있어서,일련의 데이타 펄스가 클럭신호의 반주기만큼 지연되지 않으면 래치 인에이블 제어 펄스와 클럭신호의 네가티브-고잉 에지 사이의 불확실성이 래치 인에이블 신호동안에 마스터 슬레이브 시프트 레지스터 비트의 슬레이브 스테이지에서의 데이타에 본질적인 위험을 초래할만큼 충분히 큰 것특징으로 하는회로. [청구항 11] ecl 회로에 있어서, (a) i. 제 1 및 제 2 입력 콘덕터에 각각 접속되는 베이스와 제 1 정전류원에 접속되는 에미터를 갖는 제 1 및 제 2 트랜지스터 ⅱ. 제 1 전압을 갖는 제 1 공급전압 콘덕터에 접속되는 제 1 단을 가지며, 제 1 및 제 2 트랜지스터의 콜렉터에 각각 접속되는 제 2 단을 갖는 제 1 및 제 2 부하저항 ⅲ. 제 1 및 제 2 트랜지스터의 콜렉터에 각각 접속되는 입력을 가지며 또한 제 1 및 제 2 출력 콘덕터에 각각 접속되는 출력을 갖는 제 1 및 제 2 에미터 플로워로 구성되는 제 1 스테이지 (b) 제 1 공급전압 콘덕터에 연결되는 양극 및 제 1 전압 이하의 다이오드 강하인 제 2 전압을 발생하시위하여 제 2 공급전압에 연결되는 음극을 갖는 다이오드 (c) i. 제 3 트랜지스터의 콜렉터는 제 4 트랜지스터의 베이스에 직접 접속되며 제 4 트랜지스터의 콜렉터는 제 3 트랜지스터의 베이스에 직접 접속되며 제 2 정전류원에 접속되는 에미터를 갖는 제 3 및 제 4 트랜지스터 ⅱ. 제 3 및 제 4 트랜지스터의 콜렉터에 각각 접속되는 제 1 단 및 제 2 공급전압 콘덕터에 접속되는 제 2 단을 갖는 제 3 및 제 4 부하저항으로 구성되는 제 2 스테이지; 및 (d) 제 2 스테이지가 제 1 및 제 2 트랜지스터의 포화가 발생하지 않도록 제 3 및 제 4 트랜지스터의 콜렉터에 대략 0.8볼트의 ecl 전압 진폭을 발생하게 하는 수단을 포함하는 것을 특징으로 하는 ecl 회로