문맥 (context)
[청구항 1]
차동회로형식의 전치증폭기(a0)와, 1쌍의 출력단자(t5, t6), 상호 역위상관계의 증폭출력신호를 상기 1쌍의 출력단자(t5, t6)에 출력해 주도록 상기 전치증폭기(a0)와 상기 1쌍의 출력단자(t5, t6) 사이에 병렬로 접속되는 1쌍의 전력증폭기(a1, a2), 이 1쌍의 전력증폭기(a1, a2)의 출력단자 사이의 오프셋트전압을 검출하여 상기 전치증폭기(a0)를 제어하게 되는 오프셋트전압검출회로(a3)를 구비한 btl 증폭회로에 있어서,
상기 전치증폭기(a0)는 상호 차동형태로 접속된 1쌍의 트랜지스터(q1, q2) 및, 상기 오프셋트전압검출회로(a3)와 결합된 트랜지스터(q2)의 에미터전류밀도를 보다 작게하는 에미터전류밀도차별수단을 구비하여 이루어져, 한쪽 극성의 전원전압만으로서 상기 오프셋트전압을 보상해 주도록 동작하는 것을 특징으로 하는 btl 증폭회로
[청구항 2]
제1항에 있어서,에미터전류밀도차별수단은 오프셋트검출회로(a3)와 결합된 트랜지스터(q2)의 에미터 면적을 다른쪽 트랜지스터(q1)의 에미터면적보다 크게 해줌에 따라실현되는것을특징으로 하는btl 증폭회로.
[청구항 3]
제2항에 있어서,1쌍의 트랜지스터(q1, q2)의 에미터 면적비는최소한2로되는것을특징으로 하는btl 증폭회로.
[청구항 4]
제1항에 있어서,1쌍의 전력증폭기(a1, a2)는 비반전 입력형이고, 각 전력증폭기(a1, a2)의 입력단은 양 트랜지스터(q1, q2)중 대응되는 하나의 트랜지스터 (q1)(q2)의 컬렉터에 각각 접속됨과 더불어 그 출력단은 양 트랜지스터(q2)(q1)의에미터각각접속되는것을특징으로 하는btl 증폭회로.
[청구항 5]
제1항에 있어서,1쌍의 전력증폭기(a1, a2)는 반전입력형태이고, 각 전력증폭기(a1, a2)의 입력단은 양 트랜지스터(q1, q2)내에서 대응되는 하나의 트랜지스터(q1)(q2)의 컬렉터에 접속되며,그 출력단은 마찬가지로 대응하는 트랜지스터 (q1)(q2)의에미터접속되는것을특징으로 하는btl 증폭회로.
[청구항 6]
제1항에 있어서,전치증폭기(a0)는 양 트랜지스터(q1, q2)에 정전류를 공급해 주는 1쌍의 정전류원(i1, i2)에 접속되게 되고 에미터전류밀도차별수단은 오프셋트전압검출회로(a3)에 결합되는 트랜지스터(q2)에 대한 정전류원(i2)을 다른쪽 정전류원(i1)보다 크게 해 줌에 의해실현되는것을특징으로 하는btl 증폭회로.
[청구항 7]
제6항에 있어서,1쌍의 정전류원(i1, i2)의 정전류비는최소한되는것을특징으로 하는btl 증폭회로.
[청구항 8]
제1항에 있어서,전치증폭기(a0)는 양 트랜지스터(q1, q2)와 직렬로 접속되는 1쌍의 컬렉터부하저항(r3, r4)에 접속하게 되고, 에미터전류밀도차별수단은 오프셋트 전압 검출회로(a3)에 결합되는 트랜지스터(q2)에 대한 컬렉터부하저항(r4)을 다른쪽의 컬렉터부하저항(r3)보다 작게 해줌에 의해실현되는것을특징으로 하는btl 증폭회로.
[청구항 9]
제8항에 있어서,1쌍의 컬렉터부하저항(r3, r4)의 저항비는최소한되는것을특징으로 하는btl 증폭회로.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
BTL 증폭회로의 전치증폭기(a0) 내에서 에미터전류밀도차별수단을 통해 트랜지스터(q2)의 에미터전류밀도를 낮추는 구체적인 방법들은 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretationBTL 증폭회로의 전치증폭기(a0) 내에서 에미터전류밀도차별수단을 통해 트랜지스터(q2)의 에미터전류밀도를 낮추는 구체적인 방법들을 모두 추출해야 한다.
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2정보 추출
information_extraction청구항 2, 6, 8에서 에미터전류밀도차별수단의 구체적인 실현 방법을 각각 기술하고 있다.
- 트랜지스터(q2)의 에미터 면적을 다른쪽 트랜지스터(q1)의 에미터면적보다 크게 해줌
- 트랜지스터(q2)에 대한 정전류원(i2)을 다른쪽 정전류원(i1)보다 크게 해 줌
- 트랜지스터(q2)에 대한 컬렉터부하저항(r4)을 다른쪽의 컬렉터부하저항(r3)보다 작게 해줌
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3근거 선택
evidence_selection질문에서 요구하는 '에미터전류밀도를 낮추는 방법'과 직접적으로 관련된 구절들을 선택한다.
- 트랜지스터(q2)의 에미터 면적을 다른쪽 트랜지스터(q1)의 에미터면적보다 크게 해줌
- 트랜지스터(q2)에 대한 정전류원(i2)을 다른쪽 정전류원(i1)보다 크게 해 줌
- 트랜지스터(q2)에 대한 컬렉터부하저항(r4)을 다른쪽의 컬렉터부하저항(r3)보다 작게 해줌
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4논리 통합
logical_integration추출된 세 가지 방법(에미터 면적 조절, 정전류원 조절, 컬렉터부하저항 조절)을 통합하여 답변을 구성한다.
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5결론 도출
conclusion_formulation트랜지스터(q2)의 에미터 면적을 q1보다 크게 하는 방법, 정전류원(i2)을 i1보다 크게 하는 방법, 컬렉터부하저항(r4)을 r3보다 작게 하는 방법이 도출된다.
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6답변 생성
answer_generation리스트 형식으로 정리하여 최종 답변을 생성한다.
최종 답변 (final_answer)
- 트랜지스터(q2)의 에미터 면적을 다른쪽 트랜지스터(q1)의 에미터 면적보다 크게 하는 방법
- 트랜지스터(q2)에 대한 정전류원(i2)을 다른쪽 정전류원(i1)보다 크게 하는 방법
- 트랜지스터(q2)에 대한 컬렉터부하저항(r4)을 다른쪽의 컬렉터부하저항(r3)보다 작게 하는 방법
핵심 해석 (core_interpretation)
본 발명은 트랜지스터의 에미터 면적, 정전류원, 또는 컬렉터부하저항의 차이를 이용한 에미터전류밀도차별수단을 통해 BTL 증폭회로의 오프셋트 전압을 보상하는 기술에 관한 것이다.