일체로 된 선택 트랜지스터를 갖는 EEPROM 셀 document_id 1019880000511

[청구항 1] 실리콘 몸체에서 채널을 정의하는 영역 사이에서 상기 몸체에 형성된 제1전도형의 제1 및 제2격리 위치한 영역 적어도 상기 제1영역의 에지로부터 상기 채널까지 연장되어 있는 절연층으로 둘러 쌓인 제1게이트 부재 상기 제1게이트부재를 연장한 부분이며, 적어도 상기 채널위에서 상기 제1영역의 상기 에지로부터 적어도 상기 제2영역의 에지까지 연장되며, 상기 몸체 및 상기 제1게이트부재로부터 절연된 제2게이트부재 및 상기 몸체에 형성되며, 상기 제2영역의 상기 에지와 접촉하여 적어도 상기 제1게이트부재의 에지까지 연장된 제2전도형의 제3영역으로 구성되며, 이에 의하여 일체적으로 형성된 선택 장치를 갖는 메모리셀이 실현되는 것을 특징으로 하는 실리콘 몸체에 형성된 전기적으로 프로그램 가능하며 소거 가능한 메모리셀 [청구항 2] 제1항에 있어서,상기 제1전도형은 n 형이며상기제2전도형형인것을특징으로 하는메모리셀. [청구항 3] 제1항에 있어서,상기제1 및 제2게이트 부재는폴리실리콘구성되는것을특징으로 하는메모리셀. [청구항 4] 제3항에 있어서,상기 몸체는 p형도판트도우프되는것을특징으로 하는메모리셀. [청구항 5] 제1항 혹은 제4항에 있어서,상기 제1영역은 상기 제2영역보다상기몸체깊숙히연장되는것을특징으로 하는메모리셀. [청구항 6] 제5항에 있어서,상기 제3영역은 붕소 도우프된영역인것을특징으로 하는메모리셀. [청구항 7] 제6항에 있어서,상기 제2게이트부재는상기제2영역오버랩하는것을특징으로 하는메모리셀. [청구항 8] 제7항에 있어서,상기 제2영역에 대한 상기 제2게이트의 상기 오버래핑에 의하여 정의된 상기 제2영역의 부분은 상기 제2영역의 나머지보다 더 얕은 것특징으로 하는메모리셀. [청구항 9] 상기 몸체에 형성된 소오스영역 상기 소오스영역으로부터 격리 위치하며 그 사이에 채널영역을 한정하는 상기 몸체에 형성된 드레인영역 상기 제1게이트부재의 에지와 상기 드레인영역사이의 상기 몸체에 제3영역을 정의하기 위하여 상기 채널위로 상기 소오스영역으로부터 상기 드레인영역으로부터 격리 위치한 점까지 연장되고 절연층으로 완전히 둘러 쌓이 제1폴리실리콘부재 상기 소오스 및 드레인영역을 형성하는 도판트와 반대인 도판트로서 도우프된 상기 제3영역 및 상기 제1게이트부재와 정렬되어 형성되며 상기 채널영역위로 상기 제1게이트부재로부터 오버래핑 상기 드레인영역까지 연장되며, 상기 제1게이트부재 및 상기 몸체로부터 절연된 제2폴리실리콘 게이트부재로 구성되며, 이에 의하여 일체로 형성된 선택장치를 갖는 메모리셀이 실현되는 것을 특징으로 하는 실리콘 몸체에 형성된 정기적으로 프로그램 가능하며 소거가능한 메모리셀 [청구항 10] 제9항에 있어서,상기 소오스 및 드레인영역은 n형 영역이며상기제3영역영역인것을특징으로 하는메모리셀. [청구항 11] 상기 몸체에 형성된 소오스영역 상기 소오스영역으로부터 격리 위치하며 그 사이에 채널영역을 한정하는 상기 몸체에 형성된 드레인영역 상기 제1게이트부재의 에지와 상기드레인영역 사이의 상기 몸체에 제3영역을 정의하기 위하여 상기 채널위로 상기 소오스영역으로부터 상기 드레인영역으로부터 격리 위치한 점까지 연장되며 절연층으로 완전히 둘러 쌓인 제1폴리실리콘부재 상기 소오스 및 드레인영역을 형성하는 도판트와 반대인 도판트로서 도우프된 상기 제3영역 및 상기 제1게이트부재와 정렬되어 형성되며 상기 채널 영역위로 상기 제1게이트부재로부터 오버래핑 상기 드레인영역까지 연장되며 상기 제1게이트부재 및 상기 몸체로부터 절연된 제2폴리실리콘 게이트부재로 구성되며 상기 소오스영역은 상기 드레인영역보다 더 깊숙히 상기 몸체로 연장되며 이에 의하여 일체로 형성된 선택장치를 갖는 메로미셀이 실현되는 것을 특징으로 하는 실리콘 몸체에 형성된 전기적으로 프로그램 가능하며 소거가능한 메모리셀 [청구항 12] 제11항에 있어서,상기 소오스 및 드레인 영역은 n형 영역이며상기제3영역영역인것을특징으로 하는메모리셀. [청구항 13] 제12항에 있어서,상기 제2게이트부재에 의하여 오버랩된 상기 드레인영역의 부분은 상기 드레인영역의 나머지보다 더 얕은 것특징으로 하는메모리셀. [청구항 14] 상기 몸체에 제1절연층을 형성하는 단계 상기 제1절연층에 형성된 제1폴리실리콘층으로부터 제1폴리실리콘 게이트부재의 적어도 제1에지를 정의하는 단계 상기 제1절연층 및 상기 제1게이트부재의 상기 노출된 부분을 덮기 위하여 제2절연층을 침적하는 단계 상기 제1게이트부재의 상기 제1에지에 인접한 스페이서 부재를 정의하기 위하여 상기 제2절연층을 에칭하는 단계 상기 스페이서 부재가 상기 스페이서부재하의 상기 몸체의 제1영역이 도판트를 받아들이지 않도록 보호하면서, 제1전도형의 도판트로서 제1도 우핑단계로서 상기 실리콘 몸체를 도우핑하는 단계 상기 스페이서 부재를 제거하는 단계 상기 제1 영역을 제2전도형의 도판트로서 도우프하기 위하여 제2전도형의 도판트로서 제2도 우핑단계로서 상기 몸체를 도우핑하는 단계 상기 제1게이트 부재위에 이것과 절연된 제2폴리실리콘층을 형성하여 상기 제1영역위로 연장된 제2게이트부재를 상기 제2층으로부터 정의하는 단계 및 상기 제2게이트부재와 정렬하여 제3도 우핑단계로서 상기 몸체에 소오스 및 드레인영역을 형성하는 단계로 구성되며, 이에 의하여 일체로 형성된 선택장치를 갖는 메모리셀이 실현되는 것을 특징으로 하는 실리콘 몸체에 전기적으로 프로그램 가능하며 소거 가능한 메모리셀을 형성하는 프로세스 [청구항 15] 제14항에 있어서,상기 드레인영역의 깊이와 비교할 때 더 깊은 소오스영역을 형성하기 위하여 상기 드레인 영역을 덮고 부가적으로 상기 소오스영역을 도우핑하는부가적단계포함하는것을특징으로 하는프로세스. [청구항 16] 제14항 혹은 15항에 있어서,상기 제1전도형 도판트는 n형 도판트이며 상기 제2전도형 도판트는도판트인것을특징으로 하는프로세스. [청구항 17] 제15항에 있어서,상기 제1도 우핑단계는비소주입으로이루어진것을특징으로 하는프로세스. [청구항 18] 제16항에 있어서,상기 제2도판트 단계는붕소주입으로이루어진것을특징으로 하는프로세스. [청구항 19] 제14항 혹은 15항에 있어서,상기 제1게이트부재의 제2에지 및 상기 제2게이트부재의 에지는 서로 정렬되어형성된것을특징으로 하는프로세스.