문맥 (context)
[청구항 2]
제 1 항에 있어서,상기 제 1 전원회로(vdd 또는 gnd)에 접속되고 상기 소오스영역(22 또는 43) 및 상기 드레인영역(23 또는 44) 사이에 형성되는 것으로서 챈널영역위에 배치되는 게이트전극(24 또는 45)을 추가로 구비하여구성된것을특징으로 하는반도체집적회로장치.
[청구항 3]
제 1 항에 있어서,상기 바이폴러트랜지스터구조(26 또는 48)는 반도체집적회로장치가 형성되는 반도체칩(200)의 옛지근처배치되는것을특징으로 하는반도체집적회로장치.
[청구항 4]
제 1 항에 있어서,상기 바이폴러트랜지스터구조(26 또는 48)는 반도체집적회로장치가 형성되는 반도체칩(200)의구석배치되는것을특징으로 하는반도체집적회로장치.
[청구항 5]
제1항에 있어서,상기 바이폴러트랜지스터구조(48)가 상기 제1전원회로(gnd)에 접속되는 패드(12)의바로옆배치되는것을특징으로 하는반도체집적회로장치.
[청구항 6]
제1항에 있어서,상기 바이폴러트랜지스터구조(26)가 상기 제2전원회로(vdd)에 접속되는 패드(11)의바로옆배치되는것을특징으로 하는반도체집적회로장치.
[청구항 7]
제1항에 있어서,상기 바이폴러트랜지스터구조(48)가 상기 제1전원회로(gnd)에 접속되는 패드(12)의바로밑배치되는것을특징으로 하는반도체집적회로장치.
[청구항 8]
제1항에 있어서,상기 바이폴러트랜지스터구조(26)가 상기 제2전원회로(vdd)에 접속되는 패드(11)의바로밑배치되는것을특징으로 하는반도체집적회로장치.
[청구항 10]
제9항에 있어서,상기 제1전원회로(vdd)에 접속되고 상기 제1소오스영역(22) 및 상기 제1드레인영역(23)사이에 형성되는 것으로서 챈널영역위에 배치되는 제1게이트전극(24)을 추가로 구비하여구성된것을특징으로 하는반도체집적회로장치.
[청구항 11]
제9항에 있어서,상기 제2전원회로(gnd)에 접속되고 상기 제2소오스영역(43) 및 상기 제2드레인영역(44)사이에 형성되는 것으로서 챈널영역위에 배치되는 제2게이트전극(45)을 추가로 구비하여구성된것을특징으로 하는반도체집적회로장치.
[청구항 12]
제9항에 있어서,상기 제1바이폴러트랜지스터구조(26)는 반도체집적회로장치가 형성되는 사각형반도체칩(200)의 4변중 1변의 엣지부근에 배치되고, 상기 제2바이폴러트랜지스터구조(48)는 반도체집적회로장치가 형성되는 사각형 반도체칩(200)의 4변중 다른1변의엣지부근배치되는것을특징으로 하는반도체집적회로장치.
[청구항 13]
제9항에 있어서,상기 제1바이폴러트랜지스터구조(26)는 반도체집적회로장치가 형성되는 사각형반도체칩(200)의 4구석중 1구석에 배치되고, 상기 제2바이폴러트랜지스터구조(48)는 반도체집적회로장치가 형성되는 사각형반도체칩(200)의 4구석중 다른1구석배치되는것을특징으로 하는반도체집적회로장치.
[청구항 15]
제14항에 있어서,상기 제1전원전위(vdd)가 고전위, 상기 제2전원전위(gnd)가 저전위이고, 상기 mos트랜지스터가 p챈널 mos트랜지스터인것을특징으로 하는반도체집적회로장치.
[청구항 16]
제14항에 있어서,상기 제1전원전위(vdd)가 저전위, 상기 제2전원전위(gnd)가 고전위이고, 상기 mos트랜지스터가 n챈널 mos트랜지스터인것을특징으로 하는반도체집적회로장치.
[청구항 17]
고전위의 전원전위(vdd)가 인가되는 제1접속점(n1)과, 저전위의 전원전위(gnd)가 인가되는 제2접속점(n2), 상기 제1접속점(n1)에 소오스전극 및 게이트 전극이 접속되고 상기 제2접속점(n2)에 드레인전극이 접속되는 p챈널 mos트랜지스터(13) 및, 상기 제1접속점(n1)에 드레인전극이 접속되고 상기 제2접속점(n2)에 소오스전극 및 게이트전극이 접속되는 n챈널 mos트랜지스터(14)를 구비한 것을 특징으로 하는 반도체집적회로장치
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
제9항을 인용하는 청구항들에 기재된 내용을 바탕으로, 제1바이폴러트랜지스터구조(26)와 제2바이폴러트랜지스터구조(48)가 사각형 반도체칩(200) 내에서 각각 배치될 수 있는 위치 관계는 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation제9항을 인용하는 청구항들을 분석하여 제1바이폴러트랜지스터구조(26)와 제2바이폴러트랜지스터구조(48)의 사각형 반도체칩(200) 내 배치 위치 관계를 파악해야 한다.
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2정보 추출
information_extraction제9항을 인용하는 청구항 12와 13에서 각 구조의 배치 위치에 관한 정보를 추출한다.
- 상기 제1바이폴러트랜지스터구조(26)는 반도체집적회로장치가 형성되는 사각형반도체칩(200)의 4변중 1변의 엣지부근에 배치되고, 상기 제2바이폴러트랜지스터구조(48)는 반도체집적회로장치가 형성되는 사각형 반도체칩(200)의 4변중 다른1변의엣지부근배치되는것
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3근거 선택
evidence_selection청구항 12와 13의 내용을 근거로 선택한다.
- 상기 제1바이폴러트랜지스터구조(26)는 반도체집적회로장치가 형성되는 사각형반도체칩(200)의 4변중 1변의 엣지부근에 배치되고, 상기 제2바이폴러트랜지스터구조(48)는 반도체집적회로장치가 형성되는 사각형 반도체칩(200)의 4변중 다른1변의엣지부근배치되는것, 상기 제1바이폴러트랜지스터구조(26)는 반도체집적회로장치가 형성되는 사각형반도체칩(200)의 4구석중 1구석에 배치되고, 상기 제2바이폴러트랜지스터구조(48)는 반도체집적회로장치가 형성되는 사각형반도체칩(200)의 4구석중 다른1구석배치되는것
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4논리 통합
logical_integration청구항 12에 따르면 두 구조는 서로 다른 변의 엣지 부근에 배치되며, 청구항 13에 따르면 서로 다른 구석에 배치될 수 있음을 알 수 있다.
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5결론 도출
conclusion_formulation두 구조는 사각형 반도체칩의 서로 다른 변의 엣지 부근 또는 서로 다른 구석에 각각 배치될 수 있다.
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6답변 생성
answer_generation추출된 정보를 바탕으로 리스트 형식의 답변을 생성한다.
최종 답변 (final_answer)
- 제1바이폴러트랜지스터구조(26)는 사각형 반도체칩(200)의 4변 중 1변의 엣지 부근에 배치되고, 제2바이폴러트랜지스터구조(48)는 4변 중 다른 1변의 엣지 부근에 배치될 수 있음.
- 제1바이폴러트랜지스터구조(26)는 사각형 반도체칩(200)의 4구석 중 1구석에 배치되고, 제2바이폴러트랜지스터구조(48)는 4구석 중 다른 1구석에 배치될 수 있음.
핵심 해석 (core_interpretation)
본 발명은 사각형 반도체칩 내에서 제1 및 제2 바이폴러트랜지스터구조를 각각 서로 다른 변의 엣지나 서로 다른 구석에 배치하여 공간적 위치 관계를 정의한다.