문맥 (context)
[청구항 2]
제2항에 있어서,상수(k)는2p가 되며,여기인것을특징으로 하는d/a변환기.
[청구항 3]
제2항에 있어서,비트디지탈 신호의 p최하위 비트에 의해 형성된 2진수에 대응하는 값이며,m1은 n비트 디지털 신호의 n-p 최상위 비트에 의해 형성된 2진수에 대응하는값되는것을특징으로 하는d/a변환기.
[청구항 5]
제4항에 있어서,워드 길이n을 가진 임의 디지털 신호를 변환시키기 위해, m6+m8는상수되는것을특징으로 하는d/a 변환기.
[청구항 6]
제5항에 있어서,상수(k´)는 2q가 되며,여기되는것을특징으로 하는d/a 변환기
[청구항 7]
제6항에 있어서,비트 디지털 신호의 q최하위 비트로 구성된 2진수에 대응하는 값이며, m1은 n-p-q최상위 비트로 구성된 2진수에 대응하는 값이며, m4는 n비트 디지털 신호의 잔존 p비트로 구성된 2진수에 대응하는값인것을특징으로 하는d/a 변환기.
[청구항 9]
제4항 또는 7항중의 어느 한 항에 있어서,계산될수인것을특징으로 하는d/a 변환기.
[청구항 10]
제4항에 있어서,스위칭 소자 및 캐패시터의 병렬장치는 제1 적분회로의 인버팅 입력과 출력사이에 결합되며, 다른 소자는 리세트 신호를 위한제어신호입력가지는것을특징으로 하는d/a 변환기.
[청구항 12]
제1항 내지 10항중의 어느 한 항에 있어서,인덱스m(m은 정수)을 캐패시터 회로망에서의 캐패시터에 부가하며, 인덱스 1은 최하위 캐패시턴스를 가지는 캐패시터에 할당되며, 연속 표식은 연속 증가 캐패시턴스를 가지는 인텍스i및 인덱스i+1을 가진 캐패시터 사이의 캐패시턴스비는 i의 각값에 대해 거의 캐패시터에 할당되며, 1/2이 되며 여기서 iim-이며 im은최상위 인덱스값인것을특징으로 하는d/a변환기.
[청구항 13]
제1항에 있어서,캐패시턴스m2,cref2 및 m4,cref2는 서로 상보성인 제2 캐패시터 회로망에서의부분구성되는것을특징으로 하는d/a 변환기.
[청구항 14]
제5항에 있어서,캐패시턴스m6,cref3 및 m8,cref3은 서로 상보성인 제3 캐패시턴 회로망에서의부분구성되는것을특징으로 하는d/a변환기
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
워드 길이 n을 가진 임의의 디지털 신호를 변환하기 위해, 제5항에 따른 D/A 변환기에서 m6와 m8의 합이 갖는 특성은 무엇인가?
추론 과정 (compact_reasoning)
-
1과제 해석
task_interpretation제5항에 기재된 D/A 변환기에서 워드 길이 n인 디지털 신호 변환 시 m6와 m8의 합이 갖는 특성을 찾는다.
-
2정보 추출
information_extraction청구항 5에서 m6+m8에 관한 기술적 특징을 추출한다.
- 워드 길이n을 가진 임의 디지털 신호를 변환시키기 위해, m6+m8는상수되는것을특징으로 하는d/a 변환기
-
3근거 선택
evidence_selection질문에서 요구하는 m6와 m8의 합에 대한 직접적인 근거 구절을 선택한다.
- m6+m8는상수되는것을특징으로 하는d/a 변환기
-
4논리 통합
logical_integration청구항 5의 문맥에 따라 m6와 m8의 합(m6+m8)은 상수가 된다는 사실을 확인한다.
- m6+m8는상수되는것을특징으로 하는d/a 변환기
-
5결론 도출
conclusion_formulationm6와 m8의 합은 상수가 된다는 결론을 도출한다.
-
6답변 생성
answer_generation추출된 정보를 바탕으로 질문에 대한 최종 답변을 작성한다.
최종 답변 (final_answer)
m6+m8는 상수가 된다.
핵심 해석 (core_interpretation)
본 발명은 워드 길이 n을 가진 디지털 신호를 변환할 때, 특정 구성 요소인 m6와 m8의 합이 상수를 유지하도록 설계된 D/A 변환기에 관한 것이다.