반도체 메모리장치 및 제법 document_id 1019880014759

[청구항 1] 캐패시터상에 쌓인 트랜지스터, 워드선 및 비트선으로 구성되는 메모리셀을 갖고 있는 반도체 메모리 장치에 있어서 그 구성이 (a) 반도체 기판상에 형성된 제1절연층 (b) 상기 제1절연층상에 형성되고 매트릭스 어레이로 배열되고 상기 제1절연층으로 연장된 트렌치에 의해서 분리되고 상기 제1절연층상에 형성된 제1도전형의 제1반도체층, 상기 제1반도체층상에 형성되고 제1도전형과 반대 도전형인 제2도전형의 제2반도체층 및 상기 제2반도체층상에 형성되고 제1도전형의 제3반도체층으로 구성되고 상기 트랜지스터가 그 상부에 형성되고 상기 캐패시터가 하부에 형성되는 반도체 필라구조 (c) 제1 및 제2영역을 갖고 있는 상기 필라구조의 측면상에 형성되고 상기 제1영역이 상기 캐패시터의 절연층으로 사용되고 상기 제2영역이 상기 트랜지스터의 게이트 절연층으로 사용되는 제2절연층 (d) 상기 트렌치내 및 상기 제1절연층상에 형성되고 상기 필라구조의 상기 제1반도체층과 실질적으로 같은 두께를 갖으며 상기 제2절연층을 상기 제1반도체층으로 사이에 끼우는 상기 캐패시터 의 셀판형성용 제1도전층 (e) 상기 도전층상에 형성되는 제3절연층 (f) 상기 제3절연층 및 상기 제2절연층의 제2영역 상부에 형성되고 상기 필라구조의 상기 제2반도체층을 둘러싸고 상기 트랜지스터의 게이트 전극을 형성하고 제1방향으로 인접하는 그들 도전층들로부터 분리되고 제1방향과 제2방향으로 인접하는 그들 도전층등과 연결되어 상기 워드선을 형성하는 제2도전층 (g) 상기 제3반도체층상에 형성되고 상기 필라구조의 인접 제3반도체층들과 상기 제1방향에 연하여 연결되어 상기 비트를 형성하는 제3도전층으로 구성되는 반도체 메모리 장치 [청구항 2] 제1항에 있어서,상기 도전형의 상기 제2반도체층이 저불순물 농도를 갖고 있는 하부 제2반도체층과 그 불순물 농도를 갖고 있는 상부 제2반도체층의 2개의 층포함하는반도체 메모리 장치. [청구항 5] 그 캐패시터상에 쌓인 트랜지스터와 워드선 및 비트선으로 구성되는 메모리셀을 갖고 있는 반도체 메모리 장치에 있어서 그 구성이 (a) 반도체 기판상에 형성된 제1절연층 (b) 상기 제1절연층상에 형성되고 매트릭스 어레이로 배열되고 상기 제1절연층으로 연장된 트렌치에 의해서 분리되고 상기 제1절연층상에 형성된 저농도의 불순물로된 제2도전형의 제1반도체층 상기 제1반도체층상에 형성된 고농도의 불순물로된 제2도전형의 제2반도체층 및 상기 제2반도체층상에 형성된 상기 제2도전형과 반대도전형인 제1도전형의 제3반도체층을 포함하고 상기 트랜지스터가 그 상부에 또 상기 캐패시터가 그 하부에 형성되는 반도체 필라구조 (c) 제1 및 제2영역들을 갖고 있는 상기 필라구조의 측면위에 형성되고 상기 제1영역이 상기 캐패시터의 절연층으로 사용되고 상기 제2영역이 상기 트랜지스터의 게이트 절연층으로 사용되는 제2절연층 (d) 상기 트렌치와 상기 제1절연층상에 형성되고 상기 필라구조의 제1반도체층과 실질적으로 같은 두께를 갖고 상기 제2절연층의 상기 제1영역을 상기 제1반도체층으로 사이에 끼우는 상기 캐패시터 의 셀판 형성용 제1도전층 (e) 상기 제1도전층상에 형성되는 제3절연층 (f) 상기 제3절연층 상부에 상기 제2영역 상부에 형성되고 상기 필라구조의 상기 제2반도체층을 둘러싸고 상기 트랜지스터의 게이트 전극을 형성하고 인접하는 그들층들로부터 제1방향으로 분리되고 상기 제1방향과 다른 제2방향으로 인접하는 제2도전층들과 연결되어 있는 제2도전층 (g) 상기 제3반도체층상에 형성되고 상기 필라구조의 상기 제1방향에 연하여 인접하는 제3반도체층들과 연결되어 있는 제3도전층으로 구성되는 반도체 메모리 장치 [청구항 6] 제5항에 있어서,상기 반도체 기판이 제2도전형의 것이며 상기 필라구조 아래의 상기 절연층내에 구멍이 형성되고 상기 제1반도체층이 상기 구멍을 거쳐서 기판접촉하고 있는반도체 메모리 장치. [청구항 7] 제1항 또는 제5항에 있어서,상기 반도체 필라구조가 상기 제1방향의 필라간의 갭이 상기 제2방향의 갭 보다도 큰 갭을 갖는 매트릭스 어레이배열되어 있는반도체 메모리 장치. [청구항 8] 제1항 또는 제5항에 있어서,상기 제2도전층이 도우프된 폴리실리콘으로 되고 단면 높이에 따라서 점차로 감소되는 두께를 갖는 극면갖는반도체 메모리 장치. [청구항 9] 캐패시터상에 쌓인 트랜지스터를 포함하고 반도체 필라 및 메꾸어진 층들내에 형성되고 상기 반도체 필라를 둘러싸고 있는 메모리셀을 갖고 있는 반도체 메모리 장치에 있어서 그 메모리 장치가 (a) 반도체 기판 (b) 상기 반도체 기판상에 형성된 절연층 (c) 상기 절연층상에 형성된 복수의 반도체층들, 직교좌표로 매트릭스 어레이로 배열된 복수의 상기 반도체 필라들을 포함하고, 그 원주 측부들이 절연막으로 덮이고 그것이 상기 절연층상의 상기 캐패시터의 제1전극으로서 스토리지 전극을 형성하는 층과 상기 스토리지 전극상에 형성되고 트랜지스터의 활성영역을 형성하는 수직층들을 포함하고 있는 반도체 필라 (d) 상기 스토리지 전극을 둘러싸고 상기 스토리지 전극의 높이와 실질적으로 같은 높이를 갖고 캐패시터의 제2전극을 형성하는 상기 절연층상에 셀판을 형성하는 층을 포함하고 그것이 트랜지스터의 상기 활성영역들의 채널영역을 둘러싸고 상기 셀판위에 게이트 전극을 형성하는 층을 포함하되 상기 게이트 전극이 직교좌표의 y-방향으로 배열되고 서로 연결되어 워드선을 형성하고 있는 메꾸어진 층들 (e) 트랜지스터의 상기 활성영역의 복수의 상부 영역을 직교좌표의 x-방향으로 연결하는 비트선으로 구성되는 반도체 메모리 장치 [청구항 11] 제10항에 있어서,기판을 제공하는 상기 단계(a)가 적어도 하나의 기판상에 산화실리콘층이 형성된 2개의 반도체 기판을 합치는데 상기 2개의 기판사이에 전기적인 흡인력을 가열된 분위기하에 가하는 단계를 더 포함하고 상기 기판들중의 하나 및 2산화 실리콘층이 각각 제조단계(a)에서의 상기 베이스기판 및 2산화 실리콘층사용되는반도체 메모리 장치의 제법. [청구항 12] 제10항에 있어서,반도체 필라를 형성시키는 단계(b)가 직교좌표의 제1방향의 인접 반도체 필라들 사이의 갭이 제2방향의 갭보다도 커야하는 조건포함하고 있는반도체 메모리 장치의 제법. [청구항 13] 제10항에 있어서,상기 단계(c)에서의 제2절연층의 재료가 산화실리콘, 질화실리콘 및 포스포실리케이트 유리의 군으로부터 선택된 하나의재료인반도체 메모리 장치의 제법. [청구항 14] 제10항에 있어서,상기 단계(d)에서의 트렌치를 메꾸는 제1도전층의 재료가 도우프된 폴리실리콘인반도체 메모리 장치의 제법. [청구항 15] 제10항에 있어서,상기 단계(f)에서 형성되는 게이트 전극의 재료가 도우프된 폴리실리콘인반도체 메모리 장치의 제법. [청구항 16] 제10항에 있어서,상기 단계(h)에서 형성되는 도전선의 재료가 알미늄 또는 알미늄합금인반도체 메모리 장치의 제법.