신호 적분기 document_id 1019880017208

[청구항 1] 입력 신호(160)의 소스와; 제 1 캐패시턴스(c1); 및 제 1 입력 단자(200a)와 출력 단자(200c)를 가진 증폭기(200)를 구비하는 신호 적분기에 있어서 2-레벨 제 1 제어 신호(p2d)에 응답하는 제어 단자와 상기 제 1 캐패시턴스(c1)의 제 1 단자(c1a)에 연결된 제 1 신호 단자, 및 상기 입력 신호 소스에 연결된 제 2 신호 단자를 가진 제 1 전송 게이트(t1)와 2-래벨 제 2 제어 신호(p2)에 응답하는 제어 단자와, 상기 증폭기(200)의 상기 제 1 입력 단자(200a)에 연결된 제 1 신호 단자, 및 상기 제 1 캐패시턴스(c1)의 제 2 단자에 연결된 제 2 신호 단자를 가지므로써 상기 입력 신호가 상기 제 1 전송 게이트(t1), 상기 제 1 캐패시턴스(c1), 및 제 2 전송 게이트(t6)의 직렬 장치를 통해 상기 증폭기의 상기 제 1 입력 단자(200a)에 연결되는 제 2 전송 게이트(t6)를 구비하며, 상기 제 1 및 제 2 전송 게이트(t1 및 t6)가 각각 상기의 제 1 (p2d) 및 제 2 (p2) 제어 신호에 따라 동작하도록 타이밍되고, 상기 증폭기(200)의 상기 제 1 입력(200a)과 출력(200c)단자 사이에 연결되어 상기 증폭기(200)의 상기 출력 단자에서 상기 입력 신호의 시간 적분을 나타내는 출력 신호를 발생시키는 적분, 제 2 캐패시턴스(c3) 및 상기 제 1 전송 게이트(t1)가 비전도 상태로 되기 이전에, 상기 제 2 제어 신호(p2)의 소정의 주기 내에서 상기 제 2 전송 게이트(t6)를 비전도 상태로 만들기 위해 상기 제 2 제어 신호에 대해 상기 제 1 제어 신호(p2d)가 지연되도록 하여, 상기 제 1 전송 게이트 (t1)를 턴-오프시키는 제 1 제어 신호의 전이와 관련된 신호가 상기 증폭기(200)의 상기 제 1 입력 단자(200a)에 연결되는 것을 방지하기 위해 제 1 (p2d) 및 제 2 (p2) 제어 신호를 발생시키는 수단(180, u21, u22, u23, u24, u25 및 u26)을 구비하는 것을 특징으로 하는 신호 적분기 [청구항 2] 제 1 항에 있어서,상기 증폭기(200)의 제 1 입력 단자(200a) 및 상기 증폭기의 출력 단자(200c)사이에 연결된 상기 제 2 캐패시턴스(c3)가, 상기 제 2 전송 게이트의 제 1 신호 단자에서 발생된 전압이 상기 입력 신호의 상이한 레벨에 대해 동일하게 되도록 하는 네가티브피드백 장치형성하는것을특징으로 하는신호 적분기. [청구항 3] 제 2 항에 있어서,상기 제 2 전송 게이트(t6)의 상기 제 1 신호 단자에서 발생된 상기 전압이 상기제 1 및 2 제어 신호중 하나가 취할 수 있는 두 레벨 사이의 중간 레벨이 되도록 상기 증폭기(200)의 제 2 입력 단자(200b)에 연결된 기준 전압(vref)을 발생시키는수단구비하는것을특징으로 하는신호 적분기. [청구항 4] 제 3 항에 있어서,상기 제 1 캐패시턴스(c1)의 상기 제 1 단자(c1a)와 상기 기준 전압(vref) 사이에 연결된 제 3 전송 게이트(t2), 및 상기 제 1 캐패시턴스(c1)의 상기 제 2 단자와 상기 기준 전압 (vref) 사이에 연결된 제 4 전송 게이트(t3)를 구비하고, 상기 제 1 캐패시턴스(c1)는 상기 제 3 (t2) 및 제 4 (t3) 전송 게이트가전도상태일때방전되는것을특징으로 하는신호 적분기. [청구항 5] 제 1 항에 있어서,상기 제 1 캐패시턴스가 제 1 (t1) 및 제 2 전송 게이트(t6)가 전도 상태로 되기 이전에 주기적 신호인 제 1 및 2 제어 신호중 하나의 주기 동안에주기적방전되는것을특징으로 하는신호 적분기. [청구항 6] 제 1 항에 있어서,전송 게이트중 최소한 하나가 상보적인 제어 신호에 응답하는 한쌍의 상보적 mos트랜지스터들구비하는것을특징으로 하는신호 적분기. [청구항 7] 제 1 항에 있어서,시그마-델타 변조기를 형성하기 위해, 상기 증폭기(200)의 상기 출력 단자(200c)에 연결되어 상기 증폭기(200)의 상기 출력 신호(out)에 따라 2-레벨 제 2 출력 신호(dig)를 발생시키는 수단(120 및 130)과; 상기 제 2 전송 게이트(t2)에 연결된 제 1 단자를 가진 제 3 캐패시턴스(c2)와; 제 1 주파수와 관련된 주파수에서 제 3 제어 신호에 응답하는 제어 단자, 상기 2-레벨 제 2 출력 신호에 연결된 제 1 신호 단자, 및 상기 제 3 캐패시턴스(c2)의 제 2 단자에 연결된 제 2 신호 단자를 가진제3전송 게이트구비하는것을특징으로 하는신호 적분기. [청구항 8] 제 7 항에 있어서,상기 제 2 출력 신호 발생 수단(120 및 130)이 상기 증폭기의 상기 출력 신호(out)에 응답하는 비교기(120)와 이 비교기의 출력 단자(120a)에 연결되어 디지털 저장 수단(130)의 출력 단자(q)에서 상기 제 2 출력 신호(dig)를 발생시키며, 이 신호를 상기 제 2 전송 게이트를 비전도 상태로 만드는 상기 제 2 제어 신호의 전이 에지와 동시에 동시 비교기의 상기 출력 단자에 저장하는디지털저장수단구비하는것을특징으로 하는신호 적분기. [청구항 9] 제 7 항에 있어서,상기 제 2 제어 신호의 소정의 주기내에서, 상기 제 3 전송 게이트(t5)가 비전도 상태로 되기 이전에 상기 제 2 전송 게이트(t6)를 비전도 상태로 만들기 위해 상기 제 3 제어 신호가 상기 제 2 제어 신호에 대해 지연되도록 상기 제 3 제어 신호(p2d)를 발생시키는수단구비하는것을특징으로 하는신호 적분기. [청구항 10] 제 1 항에 있어서,상기제 1 및 제 2 제어 신호 발생 수단(180, u20, u21, u22, u23, u24, u25 및 u26)이 동일한 주파수에서 오버랩되지 않는 한쌍의 신호를 발생시키는 수단(180), 및, 상기 오버랩되지 않은 한쌍의 신호에 응답하여 상기 신호쌍의 지연된 신호에 따라, 상기 제 1 제어 신호를 발생시키고, 상기 신호쌍의 지연되지 않은 신호에 따라 상기 제 2 제어 신호를 발생시키는지연수단구비하는것을특징으로 하는신호 적분기.