반도체 기억장치 document_id 1019890004892

[청구항 2] 제1항에 있어서,상기 판정기준설정수단이 제1 및 제2메모리셀어레이(mca1,mca2)중의 메모리셀(mc,)에다 상보적인 데이터를 기록한 직후에 실행하는 검증동작시에 상기 제1메모리셀어레이(mca1)중의 선택된 메모리셀(mc)로부터 독출된 데이터의 전위와 상기 제2메모리셀어레이(mca2)중의 메모리셀()로부터 독출된 데이터의 전위와의 전위차를 통상의 독출시보다 작게 축소하는전위차축소수단으로이루어진것을특징으로 하는반도체장치. [청구항 3] 제2항에 있어서,상기 전위차축소수단이 검증동작시에 비기록측 메모리셀어레이(mca1 또는 mca2)에 결합된 상기 센스증폭수단(1)의 입력단 부하의 컨덕턴스를 크게 하는수단이루어진것을특징으로 하는반도체장치. [청구항 4] 제3항에 있어서,상기 부하의 컨덕턴스를 크게 하는 수단이 상기 센스증폭수단(1)의 제1 및 제2입력단(n1,n2)에 각각 접속되는 제1 및 제2부하수단(4-1,4-2)과, 상기 센스증폭수단(1)의 제1 및 제2입력단(n1,n2)에 각각 접속됨과 더불어 상기 래치수단(12,13,14,9-1,9-2,11)의 출력을 근거로 해서 한 쪽이 동작상태일 때 다른 쪽이 비동작상태로 되는 제3및제4부하수단포함하면서이루어진것을특징으로 하는반도체장치. [청구항 5] 제4항에 있어서,상기제1 및 제2부하수단(4-1,4-2)이 각각 게이트와 드레인이 상호접속된 p 챈널 엔핸스먼트형 mos트랜지스터있는것을특징으로 하는반도체기억장치. [청구항 6] 제4항에 있어서,상기 제3부하수단이 게이트와 드레인이 상호접속되면서 상기 센스증폭수단(1)의 제1입력단(n1)에 접속된 p 챈널 엔핸스먼트형 제1mos 트랜지스터(8-1)와, 전류통로가 상기 제1mos 트랜지스터(8-1)의 소오스와 제1전위공급원(vcc)사이에 접속됨과 더불어 상기 래치수단(12,13,14,9-1,9-2,11)의 출력에 의해 도통제어되는 p 챈널 엔핸스먼트형 제2mos 트랜지스터(7-1)로 이루어지고, 상기 제4부하수단은 게이트와 드레인이 상호접속됨과 더불어 상기 센스증폭기(1)의 제2입력단(n2)에 접속된 p 챈널 엔핸스먼트형 제3mos 트랜지스터(8-2)와, 전류통로가 상기 제3mos 트랜지스터(8-2)의 소오스와 상기 제1전위공급원(vcc)사이에 접속됨과 더불어 상기 래치수단(12,13,14,9-1,9-2,11)으로부터 출력되는 출력신호의 반전신호에 의해 도통제어되는 p 챈널 엔핸스먼트형 제4mos트랜지스터이루어진것을특징으로 하는반도체장치. [청구항 7] 제2항에 있어서,상기 전위차축소수단이 검증동작시에 비기록측의 메모리셀어레이(mca1 또는 mca2)에 결합된 상기 센스증폭기(1)의 입력단의 누설전류를 크게 하는누설수단이루어진것을특징으로 하는반도체기억장치. [청구항 8] 제7항에 있어서,상기 누설수단이 일단이 상기 센스증폭기수단(1)의 제1입력단(n1)에 접속됨과 더불어 래치수단(12,13,14,9-1,9-2,18)으로부터 출력되는 출력신호의 반전신호에 따라 온/오프제어되는 제1스위치수단(15-1)과, 이 제1스위치수단(15-1)의 다른 단과 제2전위공급원(vss)사이에 접속되는 제1누설전류원(16-1), 일단이 상기 센스증폭기수단(1)의 제2입력단(n2)에 접속됨과 더불어 상기 래치수단(12,13,14,9-1,9-2,18)의 출력신호에 따라 온/오프제어되는 제2스위치수단(15-2) 및, 상기 제2스위치수단(15-2)의 다른 단과 제2전위공급원(vss)사이에 접속되는제2누설전류원이루어진것을특징으로 하는반도체기억장치. [청구항 9] 제8항에 있어서,상기제1및제2스위치수단트랜지스터로이루어진것을특징으로 하는반도체기억장치. [청구항 10] 제1항에 있어서,상기 판정기준설정수단이 그 제1입력단(n3)에 기록이 행해진 상기 메모리셀(mc 또는 )로부터 독출된 데이터에 대응하는 전압이 인가되고, 제2입력단(n4)에 기준전위(vr)가 인가되는센스증폭기로이루어진것을특징으로 하는반도체기억장치. [청구항 11] 제10항에 있어서,상기 센스증폭기가차동증폭형센스증폭기인것을특징으로 하는반도체기억장치. [청구항 12] 제11항에 있어서,상기 차동증폭형 센스증폭기(1′)의 제2입력단(n4)에 인가되는 상기 기준전위(vr)는 통상의 독출시에 비기록측의 상기 메모리셀(mc 또는 )로부터 독출되는 데이터의 전위보다도 높고, 기록측의 상기 메모리셀(mc 또는 )로부터 독출되는데이터의전위전위인것을특징으로 하는반도체기억장치. [청구항 13] 제10항에 있어서,상기 센스증폭기가피드백형센스증폭기인것을특징으로 하는반도체기억장치. [청구항 14] 제1항에 있어서,상기 기록수단은 전류통로의 일단이 기록을 전원(vpp)에 접속됨과 더불어 다른 단이 상기 제1메모리셀어레이(mca1)에 결합된 제1mos 트랜지스터(5-1)와, 기록데이터의 전위를 상기 기록전압(vpp)의 레벨로 시프트해서 상기 제1mos 트랜지스터(5-1)의 게이트에 인가하는 제1레벨시프트수단(6-1), 전류통로의 일단이 기록용 전원(vpp)에 접속됨과 더불어 다른 단이 제2메모리셀어레이(mca2)에 결합된 제2mos 트랜지스터(5-2) 및, 기록데이터의 반전신호의 전위를 상기 기록전압(vpp)의 레벨로 시프트해서 상기 제2mos 트랜지스터(5-2)의 게이트에 인가하는 제2레벨시프트수단(6-2)을 구비하여 이루어진 것을특징으로하는것을특징으로 하는반도체기억장치. [청구항 15] 제14항에 있어서,상기제1 및 제2레벨시프트수단(6-1,6-2)이 각각 기록전압(vpp)에서 동작되는인버터로이루어진것을특징으로 하는반도체기억장치. [청구항 16] 제1항에 있어서,상기 래치수단은 전류통로의 일단에 기록데이터(din)가 공급됨과 더불어 게이트에는 데이터의 기록동작전의 소정기간동안 하이레벨로 되는 래치펄스(la)가 공급되는 제1mos 트랜지스터(12)와, 입력단이 상기 제1mos 트랜지스터(12)의 전류통로의 다른 단에 접속된 래치회로(13), 전류통로의 일단이 상기 래치회로(13)의 출력단에 접속됨과 더불어 게이트에는 데이터기록시 및 검증시에 하이레벨로 되는 제1제어신호(svpp)가 공급되는 제2mos 트랜지스터(14), 제1입력단에 상기 제2mos 트랜지스터(14)의 전류통로의 다른 단이 접속됨과 더불어 제2입력단에는 기록시 및 검증시에 하이레벨로 되고 통상의 독출시에는 로우레벨로 되는 제2제어신호(pv)가 공급되는 제1nand 게이트(9-1) 및, 제1입력단에 상기 제2mos 트랜지스터(14)의 전류통로의 다른 단이 접속됨과 더불어 제2입력단에는 상기 제2제어신호(pv)의 반전신호가 공급되는 제2nand게이트구비하여이루어진것을특징으로 하는반도체기억장치. [청구항 17] 제1항에 있어서,상기 센스증폭기수단이차동증폭형센스증폭기인것을특징으로 하는반도체기억장치.