문맥 (context)
[청구항 2]
제1항에 있어서,상기 반도체층(58)이 동일한 도전형을 갖는 반도체지판(57)상형성된것을특징으로하는전력용 반도체장치.
[청구항 3]
제1항에 있어서,상기 반도체층(58)이 다른 도전형을 갖는 반도체기판(120)상형성된것을특징으로하는전력용 반도체장치.
[청구항 4]
제1항에 있어서,상기 제1도전층(104, 105, 106, 107, 108, 109)이 제 2 절연층(100)을 매개로 상기 제1도전층(104, 105, 106, 107, 108, 109)의 윗쪽에 형성된 상기 제어용 mis트랜지스터(b, c)를 구성하는 부품중의 하나와 접속되어바이어스를공급된것을특징으로 하는전력용 반도체장치.
[청구항 5]
제4항에 있어서,상기 제어용mis트랜지스터(b, c)의 소오스(66, 81, 89)가상기제1도전층접속되어있는것을특징으로 하는전력용 반도체장치.
[청구항 6]
제1항에 있어서,상기 제어용mis트래지스터(b, c)는 상기 제 2절연층(100)의 상면에 형성된 제1n채널 mis트랜지스터와 제1 p채널 mis트랜지스터에 의해 구성된 제 1 상보형 mis인버터(b)를 포함하여 구성되어 있고, 상기 제1 n채널 mis트랜지스터의 소오스(66)는 상기 제1도전층(104, 105, 106, 107, 108, 109)에 접속되어 있으며, 이 제1도전층(104, 105, 106, 107, 108)에바이어스인가되는것을특징으로 하는전력용 반도체장치.
[청구항 7]
제6항에 있어서,상기 제 1 절연층의 상면에 형성된 제2도전층과 제3도전층, 이 제2 및 제3도전층의 상면에 형성된 상기 제 2 절연층, 상기 제2 및 제3도전층을 상호간, 또 다른 도전층으로부터 전기적으로 분리시키기 위해 이 제2 및 제3도전층의 사이에 형성된 다른 절연층, 상기 제 2 절연층을 매개해서 상기 제2도전층상에 형성된 제2 n채널 mis트랜지스터와 상기 제 2 절연층을 매개해서 상기 제3도전층상에 형성된 상기 제2 p채널 mis트랜지스터로 구성되어 있으면서 상기 제2 n채널 mis트랜지스터의 소오스는 상기 제2도전층에, 상기 제2 p채널 mis트랜지스터의 소오스는 상기 제3도전층에 각각 접속되어 있는 제 2 상보형 mis인버터(c)가추가구비된것을특징으로 하는전력용 반도체장치.
[청구항 8]
제1항에 있어서,상기 제1도전층(104, 105, 106, 107, 108, 109)이 상기 제 2 절연층(100)을 매개해서 이 제1도전층(104, 105, 106, 107, 108, 109)상에 배열된 상기 제어용 mis트랜지스터(b, c)의 영역과 대응되는영역형성되어있는것을특징으로 하는전력용 반도체장치.
[청구항 9]
제1항에 있어서,상기 전력용 트랜지스터(a)가수직형트랜지스터인것을특징으로 하는전력용 반도체장치.
[청구항 10]
제9항에 있어서,상기 전력용 트랜지스터(a)의 드레인영역이 상기 제 1 절연층(101)의 아래에 위치한반도체층인것을특징으로 하는전력용 반도체장치.
[청구항 11]
제1항에 있어서,상기 전력용 트랜지스터(a)가 npn바이폴라트랜지스터이고, 이 npn바이폴라트랜지스터의 콜랙터영역이 상기 제 1 절연층(101)의 아래에 위치한반도체층인것을특징으로 하는전력용 반도체장치.
[청구항 12]
제1항에 있어서,상기 전력용 트랜지스터(a)가 igbt이고, 이 igbt의 드리프트영역이 상기 제 1 절연층(101)의 아래에 위치한반도체층인것을특징으로 하는전력용 반도체장치.
[청구항 13]
제1항에 있어서,상기 제어용mis트랜지스터(b, c)가레터트랜지스터인것을특징으로하는전력용 반도체장치.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
전력용 반도체장치에서 제1 상보형 mis인버터(b)와 제2 상보형 mis인버터(c)는 각각 어떠한 트랜지스터들로 구성되며, 각 인버터의 소오스(source)는 어떤 도전층에 접속되어 있는가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation제1 상보형 mis인버터(b)와 제2 상보형 mis인버터(c)의 구성 트랜지스터 종류와 각 소오스의 접속 도전층을 파악해야 한다.
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2정보 추출
information_extraction청구항 6에서 제1 상보형 mis인버터(b)의 구성을, 청구항 7에서 제2 상보형 mis인버터(c)의 구성을 추출한다.
- 제1n채널 mis트랜지스터와 제1 p채널 mis트랜지스터에 의해 구성된 제 1 상보형 mis인버터(b)를 포함
- 제2 n채널 mis트랜지스터와 상기 제 2 절연층을 매개해서 상기 제3도전층상에 형성된 상기 제2 p채널 mis트랜지스터로 구성되어 있으면서
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3근거 선택
evidence_selection각 인버터의 소오스 접속 정보를 포함하는 구절을 선택한다.
- 제1n채널 mis트랜지스터와 제1 p채널 mis트랜지스터에 의해 구성된 제 1 상보형 mis인버터(b)를 포함
- 제2 n채널 mis트랜지스터와 상기 제 2 절연층을 매개해서 상기 제3도전층상에 형성된 상기 제2 p채널 mis트랜지스터로 구성되어 있으면서
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4논리 통합
logical_integration제1 인버터(b)는 제1 n채널 및 제1 p채널 트랜지스터로 구성되며 소오스는 제1도전층에 접속됨을 확인하고, 제2 인버터(c)는 제2 n채널 및 제2 p채널 트랜지스터로 구성되며 소오스는 각각 제2도전층과 제3도전층에 접속됨을 통합한다.
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5결론 도출
conclusion_formulation질문에서 요구한 두 인버터의 구성 요소와 소오스 접속 도전층을 정리하여 결론을 도출한다.
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6답변 생성
answer_generation도출된 결론을 구조화된 형식으로 작성한다.
최종 답변 (final_answer)
제1 상보형 mis인버터(b)는 제1 n채널 mis트랜지스터와 제1 p채널 mis트랜지스터로 구성되며, 그 소오스는 제1도전층에 접속되어 있다. 제2 상보형 mis인버터(c)는 제2 n채널 mis트랜지스터와 제2 p채널 mis트랜지스터로 구성되며, 제2 n채널 mis트랜지스터의 소오스는 제2도전층에, 제2 p채널 mis트랜지스터의 소오스는 제3도전층에 각각 접속되어 있다.
핵심 해석 (core_interpretation)
본 발명은 제1도전층, 제2도전층, 제3도전층 및 절연층의 적층 구조를 이용하여 제1 및 제2 상보형 mis인버터를 구성하고, 각 인버터의 소오스를 특정 도전층에 접속시켜 제어용 트랜지스터를 형성하는 기술에 관한 것이다.