문맥 (context)
[청구항 2]
제1항에 있어서,상기제1 및 제2 접속부가와이어본드구성되어있는것을특징으로 하는집적회로.
[청구항 3]
제1항에 있어서,부착부에 부착된 제1도 전표면, 제2도전 표면, 및 그 사이에 배치된 유전체를 갖고 있는 제2캐패시터, 상기 제2외부 전원단자와 상기 제2캐패시터의 상기 제2도 전 표면사이의 제3 접속부 및 상기 제2캐패시터의 상기 제2도전 표면과 상기 반도체 칩 사이의 제2 접속부로 구성되고 상기 본체가제2외부 전원단자더포함하고있는것을특징으로 하는집적회로.
[청구항 4]
제3항에 있어서,및 제4 접속부가와이어본드구성되어있는것을특징으로 하는집적회로.
[청구항 5]
제3항에 있어서,상기 본체가 제3외부 전원단자를 더 포함하고, 상기 다이 부착부가 상기 제3외부 전원단자에전기적접속되는것을특징으로 하는집적회로.
[청구항 6]
제1항에 있어서,상기 본체가 제2외부 전원단자를 더 포함하고, 상기 다이 부착부가 상기 제2외부 전원단자에전기적접속되는것을특징으로 하는집적회로.
[청구항 7]
제1항에 있어서,상기 반도체 칩이 상기 다이부착부합금되는것을특징으로 하는집적회로.
[청구항 8]
제7항에 있어서,상기 제1캐패시터의 상기 제1도 전표면이 상기 다이부착부합금되는것을특징으로 하는집적회로.
[청구항 9]
제1항에 있어서,상기 반도체 칩이 도전성 에폭시에 의해 상기 다이부착부부착되는것을특징으로 하는집적회로.
[청구항 10]
제9항에 있어서,상기 제1캐패시터의 상기 제1도 전표면이 도전성 에폭시에 의해 상기 다이부착부접속되는것을특징으로 하는집적회로.
[청구항 12]
제11항에 있어서,상기제1, 제2, 제3 및 제4 접속부가와이어본드구성되어있는것을특징으로 하는집적회로.
[청구항 13]
제11항에 있어서,상기 본체가 제3외부 전원단자를 더 포함하고, 상기 도전다이 부착부가상기제3외부 전원단자접속되는것을특징으로 하는집적회로.
[청구항 14]
제11항에 있어서,상기 반도체 칩이 상기 다이부착부합금되는것을특징으로 하는집적회로.
[청구항 15]
제14항에 있어서,상기 제1캐패시터의 상기 제1도 전 표면이 상기 다이부착부합금되는것을특징으로 하는집적회로.
[청구항 16]
제14항에 있어서,부착부에 부착된 제1도 전 표면, 제2도 전 표면 및 그 사이에 배치된 유전체를 갖고 있는 제3 캐패시터, 상기 제3캐패시터의 상기 제2도전 표면에 접속된 제1도전 표면, 제2도 전표면, 및 그 사이에 배치된 유전체를 갖고 있는 제4캐패시터, 상기 제1외부 전원단자와 상기 제3캐패시터의 상기 제2도전 표면 사이의 제5접속부, 상기 제3캐패시터의 상기 제2 도전 표면과 상기 반도체 칩 사이의 제6접속부,상기제2외부전원단자와상기제4캐패시터의상기제2도전표면사이의제7접속부및상기제4캐패시터의상기제2도전표면과상기반도체 칩사이의제8접속부더포함하고있는것을특징으로 하는집적회로.
[청구항 18]
제17항에 있어서,제2캐패시터의 제1플레이트가 금속 동작부에 의해제1캐패시터의제2플레이트합금되는것을특징으로 하는스택박막 캐패시터.
[청구항 19]
제17항에 있어서,제2캐패시터에 의해 덮혀지지 않은 제1캐패시터의 제2플레이트의 표면 및 제2캐패시터의 제2플레이트의 표면이 와이어 본드가 제조될 수 있는물질로이루어진것을특징으로 하는스택박막 캐패시터.
[청구항 20]
제17항에 있어서,제1캐패시터의 제1플레이트의 표면이 집적회로 팩키지의 다이 부착부에 합금될 수 있는물질로이루어진것을특징으로 하는스택박막 캐패시터.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
제3항에 기재된 집적회로에서 제2캐패시터의 구성을 이루는 요소들과, 제2외부 전원단자 및 반도체 칩 사이의 접속부들은 각각 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation제3항을 근거로 제2캐패시터의 구성 요소와 제2외부 전원단자 및 반도체 칩 사이의 접속부들을 추출해야 한다.
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2정보 추출
information_extraction청구항 3에서 제2캐패시터의 구성 요소와 제3 접속부, 제2 접속부의 정의를 확인한다.
- 부착부에 부착된 제1도 전표면, 제2도전 표면, 및 그 사이에 배치된 유전체를 갖고 있는 제2캐패시터, 상기 제2외부 전원단자와 상기 제2캐패시터의 상기 제2도 전 표면사이의 제3 접속부 및 상기 제2캐패시터의 상기 제2도전 표면과 상기 반도체 칩 사이의 제2 접속부로 구성
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3근거 선택
evidence_selection제2캐패시터의 요소인 제1도전 표면, 제2도전 표면, 유전체와 접속부인 제3 접속부, 제2 접속부를 선택한다.
- 제1도 전표면, 제2도전 표면, 및 그 사이에 배치된 유전체를 갖고 있는 제2캐패시터, 상기 제2외부 전원단자와 상기 제2캐패시터의 상기 제2도 전 표면사이의 제3 접속부 및 상기 제2캐패시터의 상기 제2도전 표면과 상기 반도체 칩 사이의 제2 접속부
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4논리 통합
logical_integration질문에서 요구하는 제2캐패시터의 구성 요소와 두 종류의 접속부를 매칭하여 정리한다.
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5결론 도출
conclusion_formulation제2캐패시터의 구성 요소는 제1도전 표면, 제2도전 표면, 유전체이며, 접속부는 제3 접속부와 제2 접속부임을 도출한다.
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6답변 생성
answer_generation추출된 정보를 리스트 형식으로 구성하여 최종 답변을 작성한다.
최종 답변 (final_answer)
제2캐패시터의 구성 요소는 제1도전 표면, 제2도전 표면, 유전체이며, 접속부들은 제3 접속부와 제2 접속부이다.
핵심 해석 (core_interpretation)
본 발명은 제2캐패시터의 구조(제1도전 표면, 제2도전 표면, 유전체)와 외부 전원단자 및 반도체 칩을 연결하는 접속부(제2 접속부, 제3 접속부)의 구성을 정의하고 있다.