플립플롭을 갖는 반도체기억장치 document_id 1019900005098

[청구항 2] 제1항에 있어서,상기 플립플롭회로는 1쌍의 상보형 절연게이트형 전계효과 트랜지스터를 마련하도록 2개의 제2도전형의 부하 절연게이트형 전계효과 트랜지스터를 포함하고, 상기 부하 절연게이트형 전계효과 트랜지스터는 상기 구동용 및 전송용 절연게이트형 전계효과 트랜지스터 중의 적어도 하나 위에 제1의 절연막을 거쳐서 형성되며, 상기 제1과 제2의 도전막의 적어도 일부에 형성되는 게이트전극갖는반도체 스테이틱 랜덤 액세스 메모리. [청구항 3] 제1항에 있어서,상기제1과 제2의 도전막은 구멍을 접속할 때 마스크맞춤 어긋남이 발생해도 단락되지 않도록 상기 구동용 및 전송용 절연게이트형 전계효과 트랜지스터의 게이트전극에서 자동적으로 절연되고, 상기 플립플롭회로의 상기 기억노드의 상기 pn접합에 전기적각각 접속되는반도체 스테이틱 랜덤 액세스 메모리. [청구항 4] 제1항에 있어서,상기 전송용 절연게이트형 전계효과 트랜지스터의 활성영역의 일부는 상기 제1 또는 제2의 도전막을 통해 상기 플립플롭회로의 상기 기억노드접속되는반도체 스테이틱 랜덤 액세스 메모리. [청구항 5] 제1항에 있어서,상기제1과 제2의 도전막은상기제1도전형의불순물도프된폴리실리콘막인반도체 스테이틱 랜덤 액세스 메모리. [청구항 6] 제1항에 있어서,상기제1과 제2의 도전막의 제2의 절연막을 거쳐서 제3의 도전막보다 고레벨로 형성되고, 상기 제3의 도전막은 일정 전위로 고정된 플레이트전극을 포함하고, 제1의 도전막, 제2의 절연막과 제3의 도전막 중의 적어도 일부는 제1의 용량소자를 형성하고, 또한 상기 제2의 도전막, 상기 제2의 절연막과 상기 제3의 도전막 중의 적어도 일부는 제2의 용량소자를 형성하고, 상기 제1과 제2의 용량소자는 스테이틱 랜덤 액세스 메모리의 상기 플립플롭회로의 상기 기억노드에 전기적접속되는반도체 스테이틱 랜덤 액세스 메모리. [청구항 7] 제1항에 있어서,상기제1과 제2의 도전막은 동일층의 폴리실리콘층 내형성되는반도체 스테이틱 랜덤 액세스 메모리. [청구항 8] 제1항에 있어서,상기 부하 절연게이트형 전계효과 트랜지스터의 게이트전극은 상기 제1 및 제2의 도전막의 적어도 일부에 형성되고, 상기 부하 절연게이트형 전계효과 트랜지스터의 채널영역은 상기 제1 및 제2의 도전막 상부의 제4절연막을 거쳐서 제4의 도전막의 적어도 일부에 형성되고, 상기 부하 절연게이트형 전계효과 트랜지스터의 드레인영역과 게이트전극은 각각 서로 교차결합되는반도체 스테이틱 랜덤 액세스 메모리. [청구항 9] 제1항에 있어서,의 고저항소자는 상기 2개의 기억노드의 하나와 고정전위 배선 사이에 전기적으로 결합되고, 제2의 고저항소자는 상기 기억노드의 다른 하나와 상기 고정전위 배선 사이에 전기적결합되는반도체 스테이틱 랜덤 액세스 메모리. [청구항 10] 제1항에 있어서,상기제1과 제2의 도전막의 일부에 소정의 고저항마련되는반도체 스테이틱 랜덤 액세스 메모리. [청구항 11] 제2항에 있어서,상기 부하 절연게이트형 전계효과 트랜지스터의 채널부의 두께는 1~30nm의범위에 있는반도체 스테이틱 랜덤 액세스 메모리. [청구항 12] 제2항에 있어서,상기 부하 절연게이트형 전계효과 트랜지스터의 채널부에 접하는 게이트절연막으로서의 절연막의 막두께가 그의 트랜지스터의 드레인부에 접하는절연막의 막두께보다 얇은 반도체 스테이틱 랜덤 액세스 메모리. [청구항 13] 제2항에 있어서,상기 부하 절연게이트형 전계효과 트랜지스터의 소스영역은 실리사이드층포함하는반도체 스테이틱 랜덤 액세스 메모리. [청구항 14] 제1항에 있어서,상기 구동용 절연게이트형 전계효과 트랜지스터의 소스영역은 상기 구동용 및 전송용 절연게이트형 전계효과 트랜지스터가 마련되는 영역의 하부에 마련되는 층에 전기적접속되는반도체 스테이틱 랜덤 액세스 메모리. [청구항 15] 제1항에 있어서,상기 구동용 절연게이트형 전계효과 트랜지스터의 소스와 드레인영역을 형성하는 불순물영역은 비대칭구조마련되어 있는반도체 스테이틱 랜덤 액세스 메모리. [청구항 17] 제16항에 있어서,고저항소자는 상기 플립플롭회로의 교차 접속부각각 접속되는반도체기억장치. [청구항 18] 제16항에 있어서,상기 구동용 절연게이트형 전계효과 트랜지스터의 도전형과는 다른 도전형의 절연게이트형 전계효과 트랜지스터가 상기 플립플롭회로의 상기 교차 접속부에 각각 접속되어 상보형 인버터회로형성하는반도체기억장치. [청구항 20] 제19항에 있어서,고저항소자는 상기 플립플롭회로의 교차 접속부각각 접속되는반도체기억장치. [청구항 21] 제19항에 있어서,상기 플립플롭회로의 교차접속부에 상기 구동용 절연게이트형 전계효과 트랜지스터의 도전형과는 다른 도전형의 절연게이트형 전계효과 트랜지스터가 각각 접속되어 상보형 인버터회로형성하는반도체기억장치. [청구항 22] 제16항에 있어서,상기 플립플롭회로의 기억노드는 상기 구동용 절연게이트형 전계효과 트랜지스터의 상기 게이트전극과 상기 전송용 절연게이트형 전계효과 트랜지스터의 상기 게이트전극 사이의 영역에 형성되는 pn접합을 포함하고, 상기 pn접합은 상기 구동용 또는 전송용 절연게이트형 전계효과 트랜지스터의 채널부에 의해 점유되는 상기 기판의 표면면적보다 작게 상기 반도체기억장치가 형성된기판의표면면적점유하도록형성되는반도체기억장치. [청구항 23] 제15항에 있어서,저농도 불순물영역은 상기 구동용 절연게이트형 전계효과 트랜지스터의 드레인영역 측형성되는반도체기억장치. [청구항 27] 제1항에 있어서,상기 플립플롭회로의 기억노드는 상기 구동용 절연게이트형 전계효과 트랜지스터의 상기 게이트전극과 상기 전송용 절연게이트형 전계효과 트랜지스터의 상기 게이트전극 사이의 영역에 형성되는 pn접합을 포함하고, 상기 pn접합은 상기 구동용 또는 전송용 절연게이트형 전계효과 트랜지스터의 채널부에 의해 점유되는 상기 기판의 표면면적보다 작게 상기 반도체기억장치가 형성된기판의표면면적점유하도록형성되는반도체기억장치. [청구항 28] 제19항에 있어서,상기 플립플롭회로의 기억노드는 상기 구동용 절연게이트형 전계효과 트랜지스터의 상기 게이트전극과 상기 전송용 절연게이트형 전계효과 트랜지스터의 상기 게이트전극 사이의 영역에 형성되는 pn접합을 포함하고, 상기 pn접합은 상기 구동용 또는 전송용 절연게이트 전계효과 트랜지스터의 채널부에 의해 점유되는 상기 기판의 표면면적보다 작게 상기 반도체기억장치가 형성된기판의표면면적점유하도록형성되는반도체기억장치.