NAND형 메모리셀블럭을 갖춘 불휘발성 반도체기억장치 document_id 1019900006222

[청구항 2] 제1항에 있어서,상기 전압제어수단(60a, 60b)은 상기 스위칭트랜지스터(qs1)에 접속되어 그 스위칭트랜지스터(qs1)에 공급되는 제1전압을 검출하여 제2전압(vpp)으로서 상기 제1스위치트랜지스터(qs1)에 공급되는 출력진압을 발생시키는 제1전압발생수단(62)과, 상기 데이타기억트랜지스터(m)의 제어게이트와 상기 전압발생수단(62)에 접속되어 상기 전압발생수단(62)의 출력전압에 응답해서 제2전압(vpp)을 발생시키는 제2전압발생수단(64)으로 구성된 것을 특징으로 하는 nand형 메모리셀블럭갖춘불휘발성 반도체기억장치. [청구항 3] 제2항에 있어서,상기 제2전압발생수단(64)은 각각 상기 데이타기억트랜지스터(m)의 제어게이트에 접속되어 제2전압을 발생시키는 전압발생회로와, 상기 제1전압발생수단(62)과 상기 전압발생회로에 접속되어 상기 제1전압발생수단(62)의 출력전압을 검출해서 상기 전압발생회로를 활성화시키는 검출수단(g3)으로 구성된 것을 특징으로 하는 nand형 메모리셀블럭갖춘불휘발성 반도체기억장치. [청구항 4] 제3항에 있어서,상기 검출수단은 상기 제1전압발생수단(62)에 의해 출력전압이 공급되는 제1입력과 외부적으로 동작모드제어신호(φr, φw, φe)가 공급되는 제2입력을 갖춘 게이트회로(g1)로 구성된 것을 특징으로 하는 nand형 메모리셀블럭갖춘불휘발성 반도체기억장치. [청구항 5] 제4항에 있어서,상기 검출수단에는 상기 제1전압발생수단(62)의 출력과 상기 게이트회로(g1)의 제1입력사이에 접속되어 전원공급전압을 인가받는 게이트를 갖춘 트랜지스터(q3)가 더 구비된 것을 특징으로 하는 nand형 메모리셀블럭갖춘불휘발성 반도체기억장치. [청구항 6] 제5항에 있어서,상기 게이트회로에는 nand게이트(g1)가 포함된 것을 특징으로 하는 nand형 메모리셀블럭갖춘불휘발성 반도체기억장치. [청구항 7] 제4항에 있어서,상기 디코더수단(54)이 상기 스위칭트랜지스터(qs1)와 데이타기억트랜지스터(m) 및 제1전압발생수단(62)에 제1전압을 공급하도록 하면서 상기 디코더수단(54)에 제2전압이 공급되지 않도록 하는 게이트수단이 더 구비된 것을 특징으로 하는 nand형 메모리셀블럭갖춘불휘발성 반도체기억장치. [청구항 8] 제7항에 있어서,사이 게이트수단은 상기 디코더수단(54)과 상기 스위칭트랜지스터(qs1)사이에 접속된 전압제어트랜지스터(t)로 구성되고, 상기 데이타기억트랜지스터(m)는 각각 상기 메모리셀부(10)에 포함된 것을 특징으로 하는 nand형 메모리셀블럭갖춘불휘발성 반도체기억장치. [청구항 9] 제8항에 있어서,상기 임의의 메모리셀부(u1)는 상기 제1메모리셀부(10a)에서 필요한 데이타기억트랜지스터(m2)에 데이타를 기록하는 순서로 선택되고, 상기 디코더수단(54)은 스위칭트랜지스터(qs1)와 이 스위칭트랜지스터(m1)와 소정의 트랜지스터(m2)사이에 위치하는 데이타기억트랜지스터 또는 트랜지스터(m1)에 제1전압을 공급함과 더불어 상기 선택된 메모리셀부(u1)에서 잔여의 트랜지스터(m3, …, m8)에서 로우레벨을 나타내는 제3전압을 공급해줌으로써 상기 선택된 메모리셀부(u1)에 접속된 대응하는 데이타전송선(bl1)상에 나타나는 데이타가 상기 전압제어수단(60a)에 의해 공급되는 제2전압(vpp)에 응답해서 도통상태로 되는 트랜지스터(qs1, m1)를 통해 트랜지스터(m2)에 공급되도록 것을 특징으로 하는 nand형 메모리셀블럭갖춘불휘발성 반도체기억장치. [청구항 10] 제9항에 있어서,상기 소정의 선택된 메모리셀부(u1)내에 포함된 데이타기억트랜지스터(m1∼m8)는 배열된 역순으로 데이타기록동작이 순차 수행됨으로써 상기 스위칭트랜지스터(qs1)로부터 가장 멀리 위치하는 데이타기억트랜지스터(m8)에 대해 우선적으로 데이타기록이 수행되는 반면, 상기 스위칭트랜지스터(qs1)에 인접되게 위치하는 데이타기억트랜지스터(m1)에 대해 최종적으로 데이타기록이 수행되도록 된 것을 특징으로 하는 nand형 메모리셀블럭갖춘불휘발성 반도체기억장치. [청구항 11] 제9항에 있어서,상기 디코더수단(54)은 데이타소거시 스위칭트랜지스터(qs1)와 상기 각 제1 및 제2 메모리셀부(10a, 10b)에 포함된 모든 데이타기억트랜지스터(m1∼m8)에 제2전압을 공급해줌으로써 상기 모든 데이타기억트랜지스터(m)에 상기 전압제어수단(60)에 의해 제2전압(vpp)이 공급되어 상기 모든 데이타기억트랜지스터(m)에 기억된 데이타가 일제히 일괄소거 되도록 된 것을 특징으로 하는 nand형 메모리셀블럭갖춘불휘발성 반도체기억장치. [청구항 13] 제12항에 있어서,상기 워드선(ml)은 상기 대응하는 메모리셀트랜지스터(m1, m1′)의 제어게이트에서 다른 메모리셀블럭(10a, 10b)에 속하는 대응하는 메모리셀부(u1, u1′)에 각각 포함된 대응하는 메모리셀트랜지스터(m1, m1′)와 공통으로 접속된소정수의게이트제어선구성된것을특징으로 하는프로그램머블 rom. [청구항 14] 제12항에 있어서,상기 제1전압부스터수단(62)은 차아지펌프회로를 포함하여구성된것을특징으로 하는프로그래머블 rom. [청구항 15] 제14항에 있어서,상기 제2전압부스터수단(64)은 상기 게이트제어선에 접속된 병렬의 차이지펌프회로와, 상기 제1전압부스터수단(62)과 상기 병렬의 차아지펌프회로사이에 접속되어 상기 제1전압부스터수단(62)이 승압전압을 발생시키는 경우 상기 차아지펌프회로를 동작상태로 하는게이트회로수단구성된것을특징으로 하는프로그래머블 rom. [청구항 16] 제15항에 있어서,상기 게이트회로수단에 nand게이트포함된것을특징으로 하는프로그래머블 rom. [청구항 17] 제16항에 있어서,상기 메모리셀트랜지스터는 각각 데이타기억층으로서의 부유게이트를 갖춘이중게이트 전계효과트랜지스터구성된것을특징으로 하는프로그래머블 rom. [청구항 18] 제17항에 있어서,상기 스위치수단은 상기 공통행디코더 수단(54)과 제1전압부스터수단(62)에 접속된 게이트를 갖추고서 상기 승압전압(vpp)에 응답해서 도통상태로 되는전계효과트랜지스터구성된것을특징으로 하는프로그래머블 rom.